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公开(公告)号：CN117238958A
公开(公告)日：2023-12-15
申请号：CN202210638912.6
申请日：2022-06-08
Applicant: 北京大学
IPC: H01L29/778 , H01L27/092 , H01L21/335
Abstract: 本发明公开了一种基于GaN与碳纳米管的CMOS逻辑电路及其制备方法。所述CMOS逻辑电路由制备在同一个芯片上的GaN n型晶体管和碳纳米管p型晶体管组成，在衬底上依次层叠缓冲层、电子导电沟道层和势垒层，GaN n型晶体管的源极、漏极和栅极结构位于势垒层上，栅极位于栅极结构上，GaN n型晶体管上覆盖钝化层；碳纳米管p型晶体管包括碳纳米管沟道及其两端的漏极和源极，在碳纳米管沟道上依次为其栅介质层和栅极；碳纳米管p型晶体管位于GaN n型晶体管侧面或者上方的钝化层上。本发明的CMOS逻辑电路饱和电流密度大，工作速度高，可以作为GaN功率器件的外围电路，实现单片集成，有效解决目前Si电路带来的片间寄生电感问题，从而充分发挥出GaN功率器件的性能优势。
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公开(公告)号：CN119653812A
公开(公告)日：2025-03-18
申请号：CN202411756036.2
申请日：2024-12-02
Applicant: 北京大学
Abstract: 本申请涉及半导体领域，公开了一种宽禁带半导体元胞结构及半导体器件，其中，宽禁带半导体元胞结构包括：衬底、外延层和空穴注入层；外延层包括沿第一方向层叠设置的异质结结构、空穴收集层和空穴阻挡层；空穴注入层层叠设置于外延层；源极设置于异质结结构背向衬底的一侧，衬底浮空设置；漏极设置于异质结结构背向衬底的一侧。用以解决现有技术元胞结构击穿电压低，且元胞结构的稳定性差的问题，通过衬底浮空设置，使得漏极和源极之间泄漏电流路径在元胞结构内被延长，从而降低半导体器件的击穿电压；并通过空穴注入层、空穴收集层、空穴阻挡层共同作用，使空穴积累在空穴收集层中，并屏蔽积累的负电荷，抑制衬底效应，提高元胞结构的稳定性。
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Patent Agency Ranking
公开(公告)号：CN115224128B
公开(公告)日：2024-06-25
申请号：CN202210074161.X
申请日：2022-01-21
Applicant: 北京大学
IPC: H01L29/78 , H01L29/10 , H01L21/336
Abstract: 本申请实施例提供了一种金属氧化物半导体场效应晶体管及其制造方法，包括第一导电类型掺杂衬底、第一导电类型掺杂漂移层和功能层，功能层包括两个区域，分别为第一区和第二区，第一区包括第二导电类型掺杂屏蔽区、第二导电类型掺杂沟道区和第一导电类型掺杂表面区，第二导电类型掺杂屏蔽区与第二导电类型掺杂沟道区交叠，第二导电类型掺杂屏蔽区位于第二导电类型掺杂沟道区靠近第一导电类型掺杂衬底的一侧，即第二导电类型掺杂屏蔽区位于第二导电类型掺杂沟道区下侧，能够降低金属氧化物半导体场效应晶体管MOSFEET中位于栅极下的栅极氧化物的电场，提高MOSFEET器件的可靠性。
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公开(公告)号：CN115985955A
公开(公告)日：2023-04-18
申请号：CN202310124964.6
申请日：2023-02-06
Applicant: 北京大学
IPC: H01L29/423 , H03K17/567 , H03K17/04 , H01L29/06 , H01L29/739 , H01L27/07
Abstract: 本发明公开了一种低关断损耗的IGBT开关器件，包括一个在集电极附近设有辅助栅的IGBT器件和一个内置偏置电路，所述IGBT器件的栅极和驱动电压A相连；所述内置偏置电路由x+1个n型MOSFET构成，其中一个MOSFET的漏极和IGBT器件的辅助栅极相连，源极和驱动电压B相连；而其余的x个MOSFET各自栅漏短接，再首尾相接串联起来，形成串行结构，该串行结构一端的漏极和IGBT器件的辅助栅极相连，另一端的源极和IGBT器件的集电极相连；这x个串联的MOSFET的阈值电压之和大于驱动电压B。该带内置偏置电路的IGBT开关器件，能够有效降低关断损耗，提高开关速度，且导通电压不会增大。同时，IGBT器件和内置偏置电路采用同种工艺制造，易于集成，工艺简单，驱动方式简单。
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公开(公告)号：CN115472686B
公开(公告)日：2025-03-18
申请号：CN202110726646.8
申请日：2021-06-29
Applicant: 北京大学
Abstract: 本发明公开了一种低动态电阻增强型GaN器件，在传统的增强型HEMT增强型器件制备工艺中，通过选择性刻蚀p‑GaN外延层被引入一个额外的P型掺杂的GaN薄层(即p‑GaN薄层)。这种器件结构中p‑GaN薄层形成的表面陷阱屏蔽效应和空穴注入效应有效地抑制了器件中陷阱的电离，对电流崩塌效应具有极强的抑制作用，因此，改善了GaN器件的电阻退化情况，提高了器件的动态稳定性，优化了器件的导通特性。
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公开(公告)号：CN116682853A
公开(公告)日：2023-09-01
申请号：CN202210170106.0
申请日：2022-02-23
Applicant: 北京大学
IPC: H01L29/778 , H01L21/335 , H01L29/10
Abstract: 本申请提供一种氮化镓器件及其制造方法、半导体集成平台，在衬底上可以依次堆叠第一势垒层、沟道层和第二势垒层，第一势垒层、沟道层和第二势垒层的材料为Ⅲ‑Ⅴ族化合物，且第一势垒层和第二势垒层的带隙大于沟道层的带隙，由于极化效应使第一势垒层和沟道层之间形成空穴积累层，沟道层和第二势垒层之间形成的二维电子气作为器件的沟道，之后可以形成第二势垒层上的源极以及与源极电连接的连接结构，连接结构完全贯穿第二势垒层且至少部分贯穿沟道层，这样连接结构将源极和空穴积累层连接在一起，使空穴积累层的电位和源极电位一致，空穴积累层作为二维电子气和衬底之间的屏蔽层，抑制衬底效应对二维电子气的调制作用，提高器件性能。
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公开(公告)号：CN115224128A
公开(公告)日：2022-10-21
申请号：CN202210074161.X
申请日：2022-01-21
Applicant: 北京大学
IPC: H01L29/78 , H01L29/10 , H01L21/336
Abstract: 本申请实施例提供了一种金属氧化物半导体场效应晶体管及其制造方法，包括第一导电类型掺杂衬底、第一导电类型掺杂漂移层和功能层，功能层包括两个区域，分别为第一区和第二区，第一区包括第二导电类型掺杂屏蔽区、第二导电类型掺杂沟道区和第一导电类型掺杂表面区，第二导电类型掺杂屏蔽区与第二导电类型掺杂沟道区交叠，第二导电类型掺杂屏蔽区位于第二导电类型掺杂沟道区靠近第一导电类型掺杂衬底的一侧，即第二导电类型掺杂屏蔽区位于第二导电类型掺杂沟道区下侧，能够降低金属氧化物半导体场效应晶体管MOSFEET中位于栅极下的栅极氧化物的电场，提高MOSFEET器件的可靠性。
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