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公开(公告)号：CN117316225A
公开(公告)日：2023-12-29
申请号：CN202310455059.9
申请日：2023-04-25
Applicant: 三星电子株式会社
IPC: G11C11/406 , G11C11/408 , G11C11/4091 , G11C11/4093
Abstract: 本公开提供了一种存储器件及其刷新方法。所述存储器件可以包括：计数器，所述计数器分别对应于行并且每个计数器被配置为对相应行的访问次数进行计数；刷新控制电路；队列；以及第一标志，所述第一标志分别对应于所述行。所述刷新控制电路可以每个刷新时段改变在刷新时段内设置的第二标志，并且基于以下项来确定是否将传入行地址放入所述队列：所述计数器当中的与由所述传入行地址指示的目标行相对应的计数器的计数值，所述第一标志当中的与所述目标行相对应的第一标志的第一标志值，以及在当前刷新时段内设置的所述第二标志的第二标志值。
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公开(公告)号：CN109754828B
公开(公告)日：2023-09-19
申请号：CN201811300941.1
申请日：2018-11-02
Applicant: 三星电子株式会社
Abstract: 本申请提供了半导体存储器装置及其操作方法、存储器系统。半导体存储器装置包括存储器单元阵列、错误注入寄存器集、数据输入缓冲器、写数据产生器和控制逻辑。错误注入寄存器集基于第一命令存储包括至少一个错误比特的错误比特集。错误比特集与待写入存储器单元阵列中的数据集关联。数据输入缓冲器基于第二命令存储待写入存储器单元阵列中的数据集。写数据产生器基于数据集和错误比特集产生待写入存储器单元阵列中的写数据集。控制逻辑控制错误注入寄存器集和数据输入缓冲器。
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公开(公告)号：CN113687768A
公开(公告)日：2021-11-23
申请号：CN202110277407.9
申请日：2021-03-15
Applicant: 三星电子株式会社
IPC: G06F3/06
Abstract: 一种包括根据不同字节序格式转换数据的接口电路的存储设备包括：接口电路，所述接口电路根据存储体、处理元件(PE)以及主机设备的字节序格式，利用硬件在位于所述存储设备内部的数据传输路径中执行数据转换。所述接口电路位于(i)存储器物理层接口(PHY)区域与串行器/解串器(SERDES)区域之间；(ii)所述SERDES区域与所述存储体或所述PE之间；(iii)所述SERDES区域与耦接到包括多个存储体的存储体组的存储体组输入/输出线之间；以及(iv)所述PE与耦接到所述存储体的存储体本地输入/输出线之间。
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公开(公告)号：CN113284531A
公开(公告)日：2021-08-20
申请号：CN202011268234.6
申请日：2020-11-13
Applicant: 三星电子株式会社
IPC: G11C11/401 , G11C11/4063
Abstract: 公开了电子系统、堆叠式存储器装置及其操作方法。该堆叠式存储器装置包括缓冲半导体裸片、多个存储器半导体裸片、多个贯穿硅过孔、FIM前端电路和多个FIM后端电路。缓冲半导体裸片被配置为与主机装置通信。存储器半导体裸片堆叠在缓冲器半导体裸片上，且包括多个存储器存储体。贯穿硅过孔使缓冲器半导体裸片与存储器半导体裸片电连接。FIM前端电路从主机装置接收用于FIM操作的多个FIM指令且存储FIM指令。FIM操作包括基于从存储器存储体读取的内部数据的数据处理。FIM后端电路分别包括在存储器半导体裸片中。FIM后端电路在FIM前端电路的控制下执行与存储在FIM前端电路中的多个FIM指令对应的FIM操作。
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公开(公告)号：CN109754828A
公开(公告)日：2019-05-14
申请号：CN201811300941.1
申请日：2018-11-02
Applicant: 三星电子株式会社
CPC classification number: G11C29/42 , G06F11/1064 , G06F11/2215 , G11C29/02
Abstract: 本申请提供了半导体存储器装置及其操作方法、存储器系统。半导体存储器装置包括存储器单元阵列、错误注入寄存器集、数据输入缓冲器、写数据产生器和控制逻辑。错误注入寄存器集基于第一命令存储包括至少一个错误比特的错误比特集。错误比特集与待写入存储器单元阵列中的数据集关联。数据输入缓冲器基于第二命令存储待写入存储器单元阵列中的数据集。写数据产生器基于数据集和错误比特集产生待写入存储器单元阵列中的写数据集。控制逻辑控制错误注入寄存器集和数据输入缓冲器。
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Patent Agency Ranking
公开(公告)号：CN119724309A
公开(公告)日：2025-03-28
申请号：CN202411193618.4
申请日：2024-08-28
Applicant: 三星电子株式会社
Abstract: 一种存储器装置包括：内置自测试电路，其被配置为针对多个行地址中的每一个选择第一目标存储体和第二目标存储体，使得多个存储器存储体中的每一个至少一次被选择作为第一目标存储体及第二目标存储体，并且针对多个行地址中的每一个对第一目标存储体及第二目标存储体执行并行测试；比较器，其被配置为比较从第一目标存储体输出的第一数据和从第二目标存储体输出的第二数据，并根据其比较结果输出故障信号；以及内置分析电路，其被配置为响应于故障信号，更新指示多个存储器存储体中的每一个的故障信息的故障存储体表，并且被配置为通过参照故障存储体表来确定缺陷存储体。
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公开(公告)号：CN118804606A
公开(公告)日：2024-10-18
申请号：CN202410365277.8
申请日：2024-03-28
Applicant: 三星电子株式会社
IPC: H10B80/00 , H01L23/48 , H01L23/488 , H01L23/52
Abstract: 一种根据本公开的示例实施例的半导体封装件包括：封装基板；以及第一存储器裸片至第三存储器裸片，所述第一存储器裸片至所述第三存储器裸片设置在所述封装基板上并且沿与所述封装基板的上表面垂直的第一方向顺序地堆叠，并且所述第一存储器裸片和所述第二存储器裸片在没有凸块的情况下彼此附接，并且所述第二存储器裸片和所述第三存储器裸片通过多个凸块彼此附接。
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公开(公告)号：CN118363524A
公开(公告)日：2024-07-19
申请号：CN202410067325.5
申请日：2024-01-16
Applicant: 三星电子株式会社
IPC: G06F3/06 , G06F12/0868
Abstract: 公开了存储器系统以及操作解码模块的方法。所述存储器系统包括系统控制器和存储器装置。系统控制器包括：存储器控制器，被配置为将接收的地址发送到解码模块，并且将经解码的数据输出到主机装置；以及解码模块，包括高速缓存装置和解码器。解码模块被配置为从存储器装置接收与所述地址对应的数据。解码模块被配置为响应于确定与所述地址对应的数据被存储在高速缓存装置中，将存储在高速缓存装置中的数据发送到存储器控制器。解码模块被配置为响应于确定与所述地址对应的数据没有被存储在高速缓存装置中，对与所述地址对应的数据进行解码以生成经解码的数据并将经解码的数据存储在高速缓存装置中。
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公开(公告)号：CN118113210A
公开(公告)日：2024-05-31
申请号：CN202311126929.4
申请日：2023-09-01
Applicant: 三星电子株式会社
Abstract: 公开了存储器控制器和包括存储器控制器的存储器系统。用于控制存储器模块的存储器控制器包括系统纠错码(ECC)引擎和用于控制系统ECC引擎的处理器，存储器模块包括多个数据芯片、第一奇偶校验芯片和第二奇偶校验芯片。系统ECC引擎包括ECC解码器和用于存储奇偶校验矩阵的存储器。ECC解码器基于解码状态标志选择多个ECC解码方案中的一个，并且通过基于选择的解码方案和奇偶校验矩阵对从存储器模块读取的码字集执行ECC解码来纠正读取的码字集中的多个码元错误。所述解码状态标志从所述多个数据芯片被提供，并且所述解码状态标志中的每个指示在所述多个数据芯片中的相应一个中是否检测到至少一个错误位。
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公开(公告)号：CN118038953A
公开(公告)日：2024-05-14
申请号：CN202311095064.X
申请日：2023-08-29
Applicant: 三星电子株式会社
IPC: G11C29/42
Abstract: 提供存储器装置、电子装置和存储器装置的操作方法。存储器装置包括多个存储器芯片。多个存储器芯片中的每一个包括多个存储器分块和基于从主机接收的第一命令和第一地址对存储在多个存储器分块中的数据执行读操作的逻辑电路。当在接收第一命令和第一地址之前存储有PIM指令集时，逻辑电路被配置为执行PIM命令执行操作。当发生与PIM命令执行操作相关联的错误时，逻辑电路被配置为生成错误数据，并且通过第一通道在日志寄存器记录错误数据。逻辑电路被配置为在第一操作模式下将指示存在错误数据的事件数据输出至主机。逻辑电路被配置为在第二操作模式中将错误数据输出至主机。
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