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公开(公告)号：CN119943103A
公开(公告)日：2025-05-06
申请号：CN202411568574.9
申请日：2024-11-05
Applicant: 三星电子株式会社
IPC: G11C11/408
Abstract: 提供了一种存储器装置和一种存储器装置的执行存储器内处理的方法。该存储器装置包括：存储器单元阵列；以及存储器内处理(PIM)单元，其包括多个乘法和累加(MAC)运算器，多个MAC运算器被配置为基于存储在存储器单元阵列中的数据来执行乘法累加运算。多个MAC运算器在第一阶段中基于数据执行乘法累加运算，并且在第二阶段中基于乘法累加运算的结果值执行部分和运算。
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公开(公告)号：CN119724309A
公开(公告)日：2025-03-28
申请号：CN202411193618.4
申请日：2024-08-28
Applicant: 三星电子株式会社
Abstract: 一种存储器装置包括：内置自测试电路，其被配置为针对多个行地址中的每一个选择第一目标存储体和第二目标存储体，使得多个存储器存储体中的每一个至少一次被选择作为第一目标存储体及第二目标存储体，并且针对多个行地址中的每一个对第一目标存储体及第二目标存储体执行并行测试；比较器，其被配置为比较从第一目标存储体输出的第一数据和从第二目标存储体输出的第二数据，并根据其比较结果输出故障信号；以及内置分析电路，其被配置为响应于故障信号，更新指示多个存储器存储体中的每一个的故障信息的故障存储体表，并且被配置为通过参照故障存储体表来确定缺陷存储体。
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公开(公告)号：CN110162486B
公开(公告)日：2024-08-16
申请号：CN201910107835.X
申请日：2019-02-02
Applicant: 三星电子株式会社
IPC: G06F12/02
Abstract: 本申请提供一种存储器装置、一种存储器系统和一种高带宽存储器装置。存储器装置包括：第一通道，其包括第一单元阵列，并且通过第一路径与存储器控制器通信；第二通道，其包括第二单元阵列，并且通过第二路径与存储器控制器通信；以及分配控制电路，其被构造为监视第一通道和第二通道的存储器使用，以及当第一单元阵列的存储器使用超过阈值时将第二单元阵列的一部分的存储空间进一步分配给第一通道。通过第一路径执行对分配给第一通道的第二单元阵列的该部分的存储空间的访问。
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Patent Agency Ranking
公开(公告)号：CN118398063A
公开(公告)日：2024-07-26
申请号：CN202311487642.4
申请日：2023-11-09
Applicant: 三星电子株式会社
Abstract: 公开了一种存储器装置及其操作方法，该存储器装置包括：逻辑电路，其从外部主机接收第一信号和第二信号；输出电路，其从逻辑电路接收第一逻辑运算结果或第二逻辑运算结果；第一逻辑门，其接收第一信号或第二信号，并且执行第三逻辑运算以输出第三信号；第二逻辑门，其接收第一信号和第二信号，并且执行第四逻辑运算以输出第四信号；以及多路复用器，其接收第三信号和第四信号，从输出电路接收第一逻辑运算结果或第二逻辑运算结果，并且响应于第一逻辑运算结果或第二逻辑运算结果而输出第三信号和第四信号中的一个作为第五信号。
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公开(公告)号：CN116246687A
公开(公告)日：2023-06-09
申请号：CN202211538445.6
申请日：2022-12-01
Applicant: 三星电子株式会社
Abstract: 提供一种存储器件、存储系统和使用BIST电路执行测试的方法。一种存储系统包括：多个存储器件，在所述多个存储器件中具有各自的存储单元阵列；总线，所述总线电耦接到所述多个存储器件并且由所述多个存储器件共享；以及存储器控制器。电耦接到所述总线的所述存储器控制器包括内置自测试(BIST)电路，所述BIST电路共同连接到所述多个存储器件。所述BIST电路被配置为经由所述总线向所述多个存储器件传送包括测试模式的命令集，并且经由所述总线向所述多个存储器件传送用于驱动所述测试模式的命令触发信号。
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公开(公告)号：CN114360625A
公开(公告)日：2022-04-15
申请号：CN202111175663.3
申请日：2021-10-09
Applicant: 三星电子株式会社
Abstract: 用于提高可靠性并减少测试时间的一种测试存储器装置的方法、一种存储器内置自测试(MBIST)电路和一种存储器装置。存储器装置包括多个存储体和MBIST电路。MBIST电路被配置为产生双倍数据速率(DDR)测试图案和并行比特测试(PBT)测试图案以测试存储体。当作为PBT测试或DDR测试的结果检测到缺陷单元时，MBIST电路被配置为执行用于用冗余单元替代缺陷单元的修复操作，并且执行重新测试以验证修复操作。MBIST电路可以被配置为在重新测试期间对包括缺陷单元的一个或多个存储器单元执行DDR测试。
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公开(公告)号：CN117238353A
公开(公告)日：2023-12-15
申请号：CN202310102926.0
申请日：2023-02-10
Applicant: 三星电子株式会社
Abstract: 提供存储器装置和存储器装置的测试方法。所述存储器装置包括：单元阵列，包括多个存储器单元；外围电路，被配置为控制所述多个存储器单元的存储器操作；测试逻辑电路，被配置为在测试模式下操作并且被配置为对所述多个存储器单元执行测试操作；第一调节器，被配置为调节通过第一垫接收的第一电源电压并且将第一电源电压提供给单元阵列和外围电路中的至少一个；以及电源管理器，在第一垫与第一调节器的输入端子之间，并且在第一垫与测试逻辑电路之间，并且被配置为将测试电源电压提供给测试逻辑电路。在测试模式下，当第一调节器的第一目标电压电平波动时，电源管理器的第二目标电压电平维持恒定。
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公开(公告)号：CN110162486A
公开(公告)日：2019-08-23
申请号：CN201910107835.X
申请日：2019-02-02
Applicant: 三星电子株式会社
IPC: G06F12/02
Abstract: 本申请提供一种存储器装置、一种存储器系统和一种高带宽存储器装置。存储器装置包括：第一通道，其包括第一单元阵列，并且通过第一路径与存储器控制器通信；第二通道，其包括第二单元阵列，并且通过第二路径与存储器控制器通信；以及分配控制电路，其被构造为监视第一通道和第二通道的存储器使用，以及当第一单元阵列的存储器使用超过阈值时将第二单元阵列的一部分的存储空间进一步分配给第一通道。通过第一路径执行对分配给第一通道的第二单元阵列的该部分的存储空间的访问。
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