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公开(公告)号：CN108231786A
公开(公告)日：2018-06-29
申请号：CN201710779508.X
申请日：2017-09-01
Applicant: 三星电子株式会社
IPC: H01L27/11551 , H01L27/11578
Abstract: 提供了一种垂直半导体装置。垂直半导体装置包括：多个层间绝缘层图案，在基底上彼此间隔开并在垂直方向上被堆叠；多个导电层图案，布置在所述多个层间绝缘层图案之间并且均具有倒圆的端部，其中，导电层图案中的至少一个导电层图案被构造为从每个层间绝缘层图案的一个侧壁延伸并且包括焊盘区，焊盘区包括被构造为从至少一个导电层图案的表面突出的凸起焊盘部分；上层间绝缘层，覆盖多个层间绝缘层图案和多个导电层图案；接触插塞，被构造为穿透上层间绝缘层以与至少一个导电层图案的凸起焊盘部分接触。
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公开(公告)号：CN105206613A
公开(公告)日：2015-12-30
申请号：CN201510350640.X
申请日：2015-06-23
Applicant: 三星电子株式会社
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L27/11582 , H01L27/11573 , H01L27/11575
Abstract: 公开了一种垂直存储器件和制造垂直存储器件的方法。该垂直存储器件包括基板、多个沟道、电荷存储结构、多个栅电极、第一半导体结构和保护层图案。基板包括第一区域和第二区域。多个沟道设置在第一区域中。多个沟道在实质上垂直于基板的顶表面的第一方向上延伸。电荷存储结构设置在每个沟道的侧壁上。多个栅电极布置在电荷存储结构的侧壁上且在第一方向上彼此间隔开。第一半导体结构设置在第二区域中。保护层图案覆盖第一半导体结构。保护层图案具有与最下面的栅电极的厚度实质上相同的厚度。
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公开(公告)号：CN102682847A
公开(公告)日：2012-09-19
申请号：CN201210057997.5
申请日：2012-03-07
Applicant: 三星电子株式会社
CPC classification number: G11C16/0483 , G11C16/10 , H01L27/1157 , H01L27/11582 , H01L29/7926
Abstract: 本发明提供了一种非易失性存储装置及其操作方法。根据示例性实施例，所述非易失性存储装置包括：基底；至少一个串，从基底垂直延伸；位线电流控制电路，经至少一条位线连接到所述至少一个串。所述至少一个串可以包括含有多晶硅的沟道。位线电流控制电路可被构造为当温度减小时根据温度的减小来增加提供给至少一条位线的电流量，以使流过所述至少一个串的沟道的电流增加。
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公开(公告)号：CN101179077B
公开(公告)日：2011-02-23
申请号：CN200710165725.6
申请日：2007-11-06
Applicant: 三星电子株式会社
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L27/11546 , H01L27/105 , H01L27/11526 , H01L27/11568 , H01L29/518 , H01L29/78
Abstract: 一种非易失性存储器件，包括：包括有单元区和外围电路区的半导体衬底，在所述单元区上的单元栅，以及在所述外围电路区上的外围电路栅极，其中所述单元栅包括所述半导体衬底上的电荷存储绝缘层、所述电荷存储绝缘层上的栅电极以及所述栅电极上的导电层，以及所述外围电路栅极包括所述半导体衬底上的栅绝缘层、所述栅绝缘层上的半导体层、所述半导体层上的欧姆层以及所述欧姆层上的导电层。
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公开(公告)号：CN101165879A
公开(公告)日：2008-04-23
申请号：CN200710181862.9
申请日：2007-10-19
Applicant: 三星电子株式会社
IPC: H01L21/8247 , H01L21/768 , H01L27/115 , H01L23/522
CPC classification number: H01L21/823462 , H01L21/823456 , H01L21/823475 , H01L27/105 , H01L27/11526 , H01L27/11529 , H01L27/11546 , Y10S257/903
Abstract: 公开了一种非易失性存储器件及其形成方法。一种存储器件包括具有单元区、低压区以及高压区的衬底。接地选择晶体管、串选择晶体管以及单元晶体管位于单元区中，低压晶体管位于低压区中，以及高压晶体管位于高压区中。公共源极接触件位于接地选择晶体管上，以及低压接触件位于低压晶体管上。位线接触件位于串选择晶体管上，高压接触件位于高压晶体管上，以及位线位于位线接触件上。第一绝缘层位于衬底上，以及第二绝缘层位于第一绝缘层上。公共源极接触件和第一低压接触件延伸到第一绝缘层的高度，以及位线接触件和第一高压接触件延伸到第二绝缘层的高度。
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Patent Agency Ranking
公开(公告)号：CN109768048B
公开(公告)日：2024-09-17
申请号：CN201811324447.9
申请日：2018-11-08
Applicant: 三星电子株式会社
Abstract: 提供了一种垂直半导体器件，其可包括第一和第二栅极图案、第一和第二沟道孔及第一和第二半导体图案。第一栅极图案可在包括第一和第二区域的衬底上沿第一方向延伸。第一栅极图案的在第二区域上的部分可包括第一开口。第二栅极图案可在第一栅极图案上垂直堆叠且彼此隔开，每个第二栅极图案可沿第一方向延伸。第一沟道孔可延伸穿过第二和第一栅极图案并在衬底的第一区域上暴露衬底的第一部分。第一半导体图案可位于第一沟道孔的下部处。第二沟道孔可延伸穿过第二栅极图案并在衬底的第二区域上暴露衬底的第二部分，第二沟道孔在俯视图中可设置在第一开口的区域内，第一开口的面积比第二沟道孔的面积大。第二半导体图案可位于第二沟道孔的下部处。
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公开(公告)号：CN110634881B
公开(公告)日：2024-07-26
申请号：CN201910278428.5
申请日：2019-04-09
Applicant: 三星电子株式会社
Abstract: 提供一种垂直半导体装置，所述垂直半导体装置包括导电图案结构、存储器层、柱结构以及第二绝缘图案和第三绝缘图案。导电图案结构包括导电图案和绝缘层，并且可包括在第一方向上延伸的第一部分和从第一部分的侧壁突出的第二部分。导电图案结构布置在与第一方向垂直的第二方向上以在其间形成沟槽。存储器层形成在导电图案结构的侧壁上。沟槽中的均包括形成在存储器层上的沟道图案和第一绝缘图案的柱结构在第一方向上彼此分隔开。第二绝缘图案形成在柱结构之间。第三绝缘图案形成在一些柱结构之间并且具有与第二绝缘图案的形状不同的形状。
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公开(公告)号：CN108573972B
公开(公告)日：2024-04-09
申请号：CN201810189474.3
申请日：2018-03-08
Applicant: 三星电子株式会社
Abstract: 提供一种三维半导体器件及其形成方法。三维半导体器件包括：基板，包括第一区域和第二区域；第一主分离图案和第二主分离图案，设置在基板上并交叉第一区域和第二区域；栅电极，设置在第一主分离图案与第二主分离图案之间并且形成堆叠栅极组，栅电极顺序地堆叠在第一区域上并且在从第一区域到第二区域的方向上延伸；以及至少一个次分离图案，设置在第二区域上、设置在第一主分离图案与第二主分离图案之间、并且穿透设置在第二区域上的栅电极。栅电极包括在第二区域上的焊盘部分，焊盘部分比设置在第一区域上的栅电极更厚并与至少一个次分离图案接触。
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公开(公告)号：CN110391332A
公开(公告)日：2019-10-29
申请号：CN201910306629.1
申请日：2019-04-16
Applicant: 三星电子株式会社
IPC: H01L45/00 , H01L27/1157
Abstract: 提供一种半导体器件及形成半导体器件的方法。半导体器件的一个例子包括：交替重复设置在半导体衬底上的层间绝缘层和水平结构；在半导体衬底上在与半导体衬底的上表面垂直的方向上延伸且在与半导体衬底的上表面平行的第一水平方向上延伸的分离结构；以及设置在分离结构之间的竖直结构。每个水平结构包括多个半导体区域，每一个水平结构的多个半导体区域包括在远离对应竖直结构的侧表面的方向上顺序地布置并且具有不同导电类型的第一半导体区域以及第二半导体区域。
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公开(公告)号：CN110349961A
公开(公告)日：2019-10-18
申请号：CN201910242203.4
申请日：2019-03-28
Applicant: 三星电子株式会社
IPC: H01L27/11551 , H01L27/11578 , H01L27/11573 , H01L27/11526
Abstract: 本发明提供了一种三维半导体存储器件及其制造方法。所述三维半导体存储器件包括：多个电极结构，所述多个电极结构设置在衬底上并在一个方向上彼此平行地延伸，多个电极结构中的每一个电极结构包括在所述衬底上交替堆叠的电极和绝缘层；多个垂直结构，所述多个垂直结构穿透所述多个电极结构；以及电极分隔结构，所述电极分隔结构设置在所述多个电极结构中彼此相邻的两个电极结构之间。每个所述电极包括：与所述电极分隔结构相邻的外部部分；以及与所述多个垂直结构相邻的内部部分，其中所述外部部分的厚度小于所述内部部分的厚度。
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