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公开(公告)号：CN101165879B
公开(公告)日：2011-12-07
申请号：CN200710181862.9
申请日：2007-10-19
Applicant: 三星电子株式会社
IPC: H01L21/8247 , H01L21/768 , H01L27/115 , H01L23/522
CPC classification number: H01L21/823462 , H01L21/823456 , H01L21/823475 , H01L27/105 , H01L27/11526 , H01L27/11529 , H01L27/11546 , Y10S257/903
Abstract: 公开了一种非易失性存储器件及其形成方法。一种存储器件包括具有单元区、低压区以及高压区的衬底。接地选择晶体管、串选择晶体管以及单元晶体管位于单元区中，低压晶体管位于低压区中，以及高压晶体管位于高压区中。公共源极接触件位于接地选择晶体管上，以及低压接触件位于低压晶体管上。位线接触件位于串选择晶体管上，高压接触件位于高压晶体管上，以及位线位于位线接触件上。第一绝缘层位于衬底上，以及第二绝缘层位于第一绝缘层上。公共源极接触件和第一低压接触件延伸到第一绝缘层的高度，以及位线接触件和第一高压接触件延伸到第二绝缘层的高度。
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公开(公告)号：CN101465353A
公开(公告)日：2009-06-24
申请号：CN200810185638.1
申请日：2008-12-17
Applicant: 三星电子株式会社
IPC: H01L27/115
CPC classification number: H01L27/11568 , G11C16/3468 , H01L27/115 , H01L27/11521 , H01L27/11524
Abstract: 本发明提供一种利用虚拟存储单元改善电荷陷阱存储器阵列中的数据可靠性的非易失性存储器件。一种电荷陷阱闪速存储器件，包括闪速存储器阵列，该闪速存储器阵列中至少具有电荷陷阱存储单元的第一页面，该第一页面被电耦合至第一字线。所述电荷陷阱存储单元的第一页面包括多个可寻址存储单元和多个紧邻的不可寻址“虚拟”存储单元，其中，所述可寻址存储单元被配置为用来存储在读取操作期间待检索的数据，所述不可寻址虚拟存储单元被配置为用来存储在读取操作期间不可检索的虚拟数据。所述多个虚拟存储单元包括至少一个辅助虚拟存储单元，该辅助虚拟存储单元被用作抵抗所述阵列的电荷陷阱层中的侧孔传递的缓冲器。
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公开(公告)号：CN101165879A
公开(公告)日：2008-04-23
申请号：CN200710181862.9
申请日：2007-10-19
Applicant: 三星电子株式会社
IPC: H01L21/8247 , H01L21/768 , H01L27/115 , H01L23/522
CPC classification number: H01L21/823462 , H01L21/823456 , H01L21/823475 , H01L27/105 , H01L27/11526 , H01L27/11529 , H01L27/11546 , Y10S257/903
Abstract: 公开了一种非易失性存储器件及其形成方法。一种存储器件包括具有单元区、低压区以及高压区的衬底。接地选择晶体管、串选择晶体管以及单元晶体管位于单元区中，低压晶体管位于低压区中，以及高压晶体管位于高压区中。公共源极接触件位于接地选择晶体管上，以及低压接触件位于低压晶体管上。位线接触件位于串选择晶体管上，高压接触件位于高压晶体管上，以及位线位于位线接触件上。第一绝缘层位于衬底上，以及第二绝缘层位于第一绝缘层上。公共源极接触件和第一低压接触件延伸到第一绝缘层的高度，以及位线接触件和第一高压接触件延伸到第二绝缘层的高度。
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公开(公告)号：CN101465353B
公开(公告)日：2012-05-23
申请号：CN200810185638.1
申请日：2008-12-17
Applicant: 三星电子株式会社
IPC: H01L27/115
CPC classification number: H01L27/11568 , G11C16/3468 , H01L27/115 , H01L27/11521 , H01L27/11524
Abstract: 本发明提供一种利用虚拟存储单元改善电荷陷阱存储器阵列中的数据可靠性的非易失性存储器件。一种电荷陷阱闪速存储器件，包括闪速存储器阵列，该闪速存储器阵列中至少具有电荷陷阱存储单元的第一页面，该第一页面被电耦合至第一字线。所述电荷陷阱存储单元的第一页面包括多个可寻址存储单元和多个紧邻的不可寻址“虚拟”存储单元，其中，所述可寻址存储单元被配置为用来存储在读取操作期间待检索的数据，所述不可寻址虚拟存储单元被配置为用来存储在读取操作期间不可检索的虚拟数据。所述多个虚拟存储单元包括至少一个辅助虚拟存储单元，该辅助虚拟存储单元被用作抵抗所述阵列的电荷陷阱层中的侧孔传递的缓冲器。
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公开(公告)号：CN101794733A
公开(公告)日：2010-08-04
申请号：CN201010004006.8
申请日：2010-01-14
Applicant: 三星电子株式会社
CPC classification number: H01L21/76838 , H01L21/0337 , H01L21/0338 , H01L21/32139
Abstract: 本发明提供一种采用双重构图形成半导体器件的方法。在衬底上形成第一材料膜。在第一材料膜上形成线性第二材料膜图案。在第二材料膜图案的侧壁上形成间隔物图案，并且去除第二材料膜图案，以暴露第一材料膜的位于间隔物图案之间的部分。去除第一材料膜的暴露部分，以形成第一材料膜图案。在由第一材料膜图案限定的沟槽中，形成第三材料膜图案。与第二材料膜图案的端部毗邻的第二材料膜图案的相邻第一部分被分隔的距离小于单个间隔物图案的宽度的2倍。在一些实施例中，将第二材料膜图案中的相邻第一部分分隔的距离大于最小特征尺寸，并且单个间隔物图案的宽度大约等于最小特征尺寸。
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Patent Agency Ranking
公开(公告)号：CN1855445A
公开(公告)日：2006-11-01
申请号：CN200610073587.4
申请日：2006-04-13
Applicant: 三星电子株式会社
IPC: H01L21/8247 , H01L27/115
CPC classification number: H01L27/115 , H01L27/11521 , H01L27/11526 , H01L27/11531
Abstract: 提供了制造非易失性存储器件的方法。在衬底上形成隔离层。衬底具有存储区和阱接触区，以及隔离层限定衬底的有源区。在有源区上形成栅绝缘层。构图栅绝缘层以在其中限定开口。该开口露出至少部分衬底的阱接触区，并用作在隔离层随后的蚀刻期间所生成电荷的电荷路径。还提供了相关的存储器件。
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公开(公告)号：CN101106140B
公开(公告)日：2011-04-13
申请号：CN200710129103.8
申请日：2007-07-11
Applicant: 三星电子株式会社
IPC: H01L27/115 , H01L23/522 , H01L23/528 , H01L21/8247 , H01L21/768
CPC classification number: G11C16/0483 , G11C16/3427
Abstract: 一种非易失性存储器件可以包括：半导体衬底，该半导体衬底包括在其表面的有源区；在该有源区上的第一存储单元串；以及在该有源区上的第二存储单元串。该第一存储单元串可以包括与在该第一接地选择线和第一串选择线之间的有源区相交叉的第一多个字线，以及在该第一多个字线的相邻字线之间可以提供几乎相同的第一间隔。该第二存储单元串可以包括与在该第二接地选择线和第二串选择线之间的有源区相交叉的第二多个字线，以及在该第二多个字线的相邻字线之间可以提供几乎相同的第一间隔。而且，该第一接地选择线可以在该第二接地选择线和该第一多个字线之间，以及该第二接地选择线可以在第一接地选择线和该第二多个字线之间。而且，在该第一和第二接地选择线之间的部分有源区可以没有字线，以及在该第一和第二接地选择线之间的第二间隔可以大于第一间隔至少约3倍。还论述了相关方法。
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公开(公告)号：CN1855445B
公开(公告)日：2010-05-12
申请号：CN200610073587.4
申请日：2006-04-13
Applicant: 三星电子株式会社
IPC: H01L21/8247 , H01L27/115
CPC classification number: H01L27/115 , H01L27/11521 , H01L27/11526 , H01L27/11531
Abstract: 提供了制造非易失性存储器件的方法。在衬底上形成隔离层。衬底具有存储区和阱接触区，以及隔离层限定衬底的有源区。在有源区上形成栅绝缘层。构图栅绝缘层以在其中限定开口。该开口露出至少部分衬底的阱接触区，并用作在隔离层随后的蚀刻期间所生成电荷的电荷路径。还提供了相关的存储器件。
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公开(公告)号：CN1877738B
公开(公告)日：2011-11-23
申请号：CN200610092361.9
申请日：2006-06-01
Applicant: 三星电子株式会社
IPC: G11C11/4063 , G11C11/413 , G11C11/4193
CPC classification number: H01L27/115 , H01L27/105 , H01L27/1052
Abstract: 在一个方面，提供包括数据块的半导体器件，该数据块包括M条标号为{0，1，2，...n，n+1，...，m-1，m}的平行并连续地排列的数据线，其中M、n和m是正整数，并且其中n＜m，并且M＝m+1，以及分别位于数据块的相对侧上的第一解码器区和第二解码器区。M条数据线中的第一数据线组从数据块延伸到第一解码器区，并且M条数据线中的第二数据线组从数据块延伸到第二解码器区。第一数据线组包括数据线{0，1，2，...n}中的偶数编号的数据线，和数据线{n+1，...，m-1，m}中的奇数编号的数据线，以及第二数据线组包括数据线{0，1，2，...n}中的奇数编号的数据线，和数据线{n+1，...，m-1，m}中的偶数编号的数据线。
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公开(公告)号：CN101442054A
公开(公告)日：2009-05-27
申请号：CN200810178254.7
申请日：2008-11-17
Applicant: 三星电子株式会社
IPC: H01L27/115 , H01L23/522 , H01L21/8247 , H01L21/768 , G06F13/40 , G06F3/06
CPC classification number: H01L23/485 , H01L21/76804 , H01L21/76816 , H01L27/11519 , H01L27/11521 , H01L27/11524 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供非易失性存储器件及其形成方法。在一个实施例中，半导体存储器件包括具有第一有源区和第二有源区的衬底。第一有源区包括第一源区和第一漏区，第二有源区包括第二源区和第二漏区。第一层间电介质位于衬底的上方。第一导电结构延伸穿过第一层间电介质。第一位线位于第一层间电介质上。第二层间电介质位于第一层间电介质上。接触孔延伸穿过第二层间电介质和第一层间电介质。该器件包括在接触孔内的第二导电结构，该第二导电结构延伸穿过第一层间电介质和第二层间电介质。第二位线位于第二层间电介质上。在第二层间电介质的底部处的接触孔的宽度小于或基本上等于在第二层间电介质的顶部处的宽度。
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