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公开(公告)号：CN110853691B
公开(公告)日：2024-08-27
申请号：CN201910767638.0
申请日：2019-08-20
Applicant: 三星电子株式会社
IPC: G11C13/00
Abstract: 一种半导体存储设备可以包括存储体。传感器被布置为与存储体相邻并且被配置为感测温度。地址缓冲器被配置为从外部设备接收地址。第一解复用器被配置为向存储体之一传递地址中的行地址。第二解复用器被配置为向存储体之一传递地址中的列地址。命令缓冲器被配置为从外部设备接收命令。控制逻辑块被配置为根据命令和地址中的存储体信息来控制第一和第二解复用器以及存储体。数据缓冲器被配置为在存储体和外部设备之间交换数据信号。控制逻辑块可以被进一步配置为向外部设备传递关于温度的信息。
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公开(公告)号：CN109493892B
公开(公告)日：2023-10-03
申请号：CN201810966711.2
申请日：2018-08-23
Applicant: 三星电子株式会社
Abstract: 本申请提供一种缓冲器装置以及包括该缓冲器装置的存储器模块和存储器系统，所述缓冲器装置包括用于对多个存储器装置执行训练操作的结构，以确保数据可靠。存储器控制器构造为控制对多个存储器装置的存储操作。存储器模块包括多个存储器装置以及连接在所述存储器装置和所述存储器控制器之间的缓冲器装置。缓冲器装置对存储器装置执行训练操作，该缓冲器装置包括具有信号延迟电路的训练块，并且存储器控制器通过控制所述训练块来执行所述训练操作。
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公开(公告)号：CN112634954A
公开(公告)日：2021-04-09
申请号：CN202011037683.X
申请日：2020-09-28
Applicant: 三星电子株式会社
Abstract: 提供了一种接口电路设备、存储器设备和存储器系统。该存储器系统包括：包括多个非易失性存储器和连接到多个非易失性存储器中的每一个的接口电路的存储器设备；以及连接到接口电路并被配置为根据第一时钟发送/接收数据的存储器控制器，其中接口电路被配置为根据所述多个非易失性存储器的数量将第一时钟分频为第二时钟，并根据第二时钟向/从所述多个非易失性存储器中的每一个发送/接收数据。
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公开(公告)号：CN109802681A
公开(公告)日：2019-05-24
申请号：CN201811364521.X
申请日：2018-11-16
Applicant: 三星电子株式会社
Abstract: 一种半导体设备，包括：参考电压生成器，被配置为输出参考电压。参考电压生成器包括升压码电路和第一数字-模拟转换器(DAC)。升压码电路包括被配置为生成第一升压脉冲的第一升压脉冲生成器和被配置为基于参考码和第一升压脉冲输出第一升压码的第一升压码控制器。第一DAC被配置为通过转换第一升压码来输出参考电压。当第一升压脉冲具有第一逻辑电平时，第一升压码具有与参考码不同的第一码值，并且当第一升压脉冲具有与第一逻辑电平相反的第二逻辑电平时，第一升压码具有与参考码相同的值。
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公开(公告)号：CN109584918A
公开(公告)日：2019-04-05
申请号：CN201811138895.X
申请日：2018-09-28
Applicant: 三星电子株式会社
Abstract: 本申请提供一种非易失性存储器装置和包括其的存储装置，所述非易失性存储器装置包括连接至先进先出存储器的输出级的串行流水线结构。先进先出存储器被构造为基于多个先进先出输入时钟信号存储通过具有波流水线结构的数据路径发送的数据，并且基于多个先进先出输出时钟信号输出存储的数据。串行器被构造为基于选择时钟信号将数据输出至输入/输出焊盘。串行流水线结构连接在先进先出存储器与串行器之间，并且被构造为补偿从先进先出存储器输出的存储的数据与选择时钟信号之间的相位差。
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Patent Agency Ranking
公开(公告)号：CN109493892A
公开(公告)日：2019-03-19
申请号：CN201810966711.2
申请日：2018-08-23
Applicant: 三星电子株式会社
CPC classification number: G06F3/0659 , G06F3/0604 , G06F3/0656 , G06F3/0679 , G11C5/04 , G11C7/1057 , G11C7/1084 , G11C7/22 , G11C29/023 , G11C29/028 , G11C7/225
Abstract: 本申请提供一种缓冲器装置以及包括该缓冲器装置的存储器模块和存储器系统，所述缓冲器装置包括用于对多个存储器装置执行训练操作的结构，以确保数据可靠。存储器控制器构造为控制对多个存储器装置的存储操作。存储器模块包括多个存储器装置以及连接在所述存储器装置和所述存储器控制器之间的缓冲器装置。缓冲器装置对存储器装置执行训练操作，该缓冲器装置包括具有信号延迟电路的训练块，并且存储器控制器通过控制所述训练块来执行所述训练操作。
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公开(公告)号：CN120020956A
公开(公告)日：2025-05-20
申请号：CN202411085019.0
申请日：2024-08-08
Applicant: 三星电子株式会社
IPC: G11C11/408
Abstract: 公开了一种存储器装置。所述存储器装置包括连接到多个存储器块中的每个的多条字线的行解码器。行解码器包括：主字线驱动器电路，公共连接到所述多个存储器块，并且被配置为基于行地址信号生成第一主字线驱动信号、第二主字线驱动信号和子字线驱动信号；以及子字线驱动器电路，连接到所述多个存储器块中的每个，并且被配置为使用NOR逻辑电路激活来自所述多条字线之中的一条字线，第一主字线驱动信号、第二主字线驱动信号和子字线驱动信号连接到NOR逻辑电路。
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公开(公告)号：CN110021320B
公开(公告)日：2024-06-07
申请号：CN201811322657.4
申请日：2018-11-08
Applicant: 三星电子株式会社
IPC: G11C11/4093
Abstract: 本发明提供了一种存储装置及包括该存储装置的存储系统。所述存储装置包括：接口，被配置为从外部装置接收数据信号和选通信号，所述选通信号对应于所述数据信号；选通缓冲器，被配置为从所述接口接收所述选通信号；相位检测单元，被配置为检测从所述接口输出的所述数据信号与从所述选通缓冲器输出的所述选通信号之间的相位差；相位调整单元，被配置为基于所述相位差来调整从所述选通缓冲器输出的所述选通信号的相位；以及采样单元，被配置为基于从所述相位调整单元输出的已经调整了相位的所述选通信号，对从所述接口输出的所述数据信号进行采样。
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公开(公告)号：CN111223504B
公开(公告)日：2024-05-17
申请号：CN201911141353.2
申请日：2019-11-20
Applicant: 三星电子株式会社
Abstract: 一种接口芯片包括：命令解码器，被配置为基于时钟信号解码被包括在数据输入/输出信号中的命令；时钟掩蔽电路，被配置为生成掩蔽时钟信号，该掩蔽时钟信号包括与时钟信号的第一边沿至第n边沿(n是2或更大的整数)当中的第一边沿相对应的边沿；时钟延迟电路，被配置为向外部芯片发送延迟时钟信号，该延迟时钟信号包括与时钟信号的第二边沿至第n边沿相对应的边沿；芯片选择电路，被配置为基于被包括在数据输入/输出信号中的地址和掩蔽时钟信号生成芯片选择信号；以及芯片使能控制电路，被配置为接收指示数据输入/输出信号的通道的芯片使能信号，并且基于芯片选择信号将芯片使能信号发送到外部芯片。
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公开(公告)号：CN116436456A
公开(公告)日：2023-07-14
申请号：CN202211598024.2
申请日：2022-12-12
Applicant: 三星电子株式会社
Abstract: 公开了一种分频器，其包括分频核心电路，该分频核心电路包括多个晶体管并且被配置为基于时钟信号和反相时钟信号生成至少一个划分时钟信号，控制器，被配置为基于时钟频率信息生成体偏置控制信号，以及自适应体偏置(ABB)生成器，其被配置为基于体偏置控制信号生成至少一个体偏置，并且被配置为将至少一个体偏置施加到多个晶体管中的一个或多个的体。
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