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公开(公告)号：CN111223504A
公开(公告)日：2020-06-02
申请号：CN201911141353.2
申请日：2019-11-20
Applicant: 三星电子株式会社
Abstract: 一种接口芯片包括：命令解码器，被配置为基于时钟信号解码被包括在数据输入/输出信号中的命令；时钟掩蔽电路，被配置为生成掩蔽时钟信号，该掩蔽时钟信号包括与时钟信号的第一边沿至第n边沿(n是2或更大的整数)当中的第一边沿相对应的边沿；时钟延迟电路，被配置为向外部芯片发送延迟时钟信号，该延迟时钟信号包括与时钟信号的第二边沿至第n边沿相对应的边沿；芯片选择电路，被配置为基于被包括在数据输入/输出信号中的地址和掩蔽时钟信号生成芯片选择信号；以及芯片使能控制电路，被配置为接收指示数据输入/输出信号的通道的芯片使能信号，并且基于芯片选择信号将芯片使能信号发送到外部芯片。
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公开(公告)号：CN119920287A
公开(公告)日：2025-05-02
申请号：CN202410828971.9
申请日：2024-06-25
Applicant: 三星电子株式会社
IPC: G11C16/26 , G11C16/08 , G11C16/24 , G06F12/02 , G06F12/0882
Abstract: 公开非易失性存储器装置和操作非易失性存储器装置的方法。所述非易失性存储器装置包括多个锁存器组、地址控制器、编码器和缓冲器。地址控制器控制输入地址和输出地址各自指示多个锁存器组中的相应的锁存器组。编码器从所述多个锁存器组之中的与输出地址对应的锁存器组接收扇区数据，并且还对接收的扇区数据进行压缩。缓冲器存储压缩后的扇区数据。在所述多个锁存器组之中，存储在缓冲器中的压缩后的扇区数据被重写到与输入地址对应的锁存器组中。
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公开(公告)号：CN111223504B
公开(公告)日：2024-05-17
申请号：CN201911141353.2
申请日：2019-11-20
Applicant: 三星电子株式会社
Abstract: 一种接口芯片包括：命令解码器，被配置为基于时钟信号解码被包括在数据输入/输出信号中的命令；时钟掩蔽电路，被配置为生成掩蔽时钟信号，该掩蔽时钟信号包括与时钟信号的第一边沿至第n边沿(n是2或更大的整数)当中的第一边沿相对应的边沿；时钟延迟电路，被配置为向外部芯片发送延迟时钟信号，该延迟时钟信号包括与时钟信号的第二边沿至第n边沿相对应的边沿；芯片选择电路，被配置为基于被包括在数据输入/输出信号中的地址和掩蔽时钟信号生成芯片选择信号；以及芯片使能控制电路，被配置为接收指示数据输入/输出信号的通道的芯片使能信号，并且基于芯片选择信号将芯片使能信号发送到外部芯片。
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公开(公告)号：CN104240753B
公开(公告)日：2018-08-28
申请号：CN201410185178.8
申请日：2014-05-04
Applicant: 三星电子株式会社 , 浦项工科大学校产学协力团
IPC: G11C11/413 , G11C11/56
Abstract: 提供了一种突触阵列、脉冲整形电路和神经形态系统。所述突触阵列包括多个突触电路。所述多个突触电路中的至少一个突触电路包括至少一个偏压晶体管和至少两个截止晶体管，并且所述至少一个突触电路被构造为使用通过所述至少一个偏压晶体管的亚阈值泄漏电流来给与所述至少一个突触电路连接的神经元电路的膜节点充电。
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公开(公告)号：CN104240753A
公开(公告)日：2014-12-24
申请号：CN201410185178.8
申请日：2014-05-04
Applicant: 三星电子株式会社 , 浦项工科大学校产学协力团
IPC: G11C11/413 , G11C11/56
Abstract: 本发明提供了一种突触阵列、脉冲整形电路和神经形态系统。所述突触阵列包括多个突触电路。所述多个突触电路中的至少一个突触电路包括至少一个偏压晶体管和至少两个截止晶体管，并且所述至少一个突触电路被构造为使用通过所述至少一个偏压晶体管的亚阈值泄漏电流来给与所述至少一个突触电路连接的神经元电路的膜节点充电。
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