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公开(公告)号：CN105893644B
公开(公告)日：2020-06-09
申请号：CN201410771314.1
申请日：2014-12-15
Applicant: 复旦大学
IPC: G06F30/392
Abstract: 本发明属于集成电路半导体制造技术领域，涉及一种电子束和双重图案光刻工艺中版图图案分解的方法。本发明将同时最小化电子束使用面积和缝合点数目的版图图案分解问题表示成删点两划分问题；所述方法包括：根据输入版图文件和冲突距离B，构建含虚拟点的冲突图G；将平面化后的冲突图上删点两划分问题转化为奇数环覆盖问题；用primal‑dual方法求解奇数环覆盖问题；后处理剩余冲突边。本方法可行性高，能够在合理的时间内获得优于传统两阶段方法的求解结果，可用于解决大规模版图的图案分解问题。
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公开(公告)号：CN110610009A
公开(公告)日：2019-12-24
申请号：CN201810614800.0
申请日：2018-06-14
Applicant: 复旦大学
Abstract: 本发明属集成电路技术领域，涉及集成电路可制造性设计中静态随机存储电路良率分析方法，本方法中，首先使用互信息和序列二次规划，对高维SRAM电路的扰动空间进行降维，实现高维SRAM电路最佳平移矢量的快速计算；然后建立低维和高维SRAM电路性能分布的贝叶斯模型；最后，使用低维SRAM电路的先验知识，可极大地加速高维SRAM电路性能分布的拟合，大幅减小高维SRAM电路仿真次数，获得符合精度要求的SRAM失效率。实验结果表明，本发明提出的方法明显优于目前国际上已知的最好方法，可实现6-7倍加速比。
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公开(公告)号：CN104978448B
公开(公告)日：2018-10-26
申请号：CN201410146481.7
申请日：2014-04-14
Applicant: 复旦大学
IPC: G06F17/50
Abstract: 本方法属于集成电路领域，涉及一种基于伯努利分布的贝叶斯模型混合预测电路成品率的方法。该方法通过结合在集成电路设计的不同阶段的信息，加快对只具有“通过—不通过”两种状态的电路的成品率估计过程。该方法为“通过—不通过”的输出结果建立一个伯努利模型，将先验成品率设定为beta分布，并利用最大似然法确定beta分布中的超参数。再使用该超参数，结合比较少量的后验信息，估算出集成电路的成品率。该方法相比传统的蒙特‑卡洛方法估计成品率，在达到同一精度的情况下，需要的后验信息少了很多，能明显节省进行后仿真或者进行新一次测试的时间。
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公开(公告)号：CN108268688A
公开(公告)日：2018-07-10
申请号：CN201710004676.1
申请日：2017-01-04
Applicant: 复旦大学
IPC: G06F17/50
Abstract: 本发明属于集成电路可制造性设计中电子束光刻技术领域，具体涉及字符投影的电子束光刻中，利用光刻字符间隙可交叠的性质，通过优化放置在字符盘上光刻字符的位置和数量，最终减少芯片制造所需的总曝光次数，提升电子束光刻的吞吐率。本发明的关键在于提出一个考虑字符空白交叠面积和字符使用频次/复杂度的综合指标f/A；并提出了一种准确、有效的估算字符实际占用面积的方法；通过修改2-D装箱算法，最终实现字符盘的优化设计。实验结果表明，本发明提出的方法明显优于目前国际上已知的最好方法。
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公开(公告)号：CN107729589A
公开(公告)日：2018-02-23
申请号：CN201610668879.6
申请日：2016-08-14
Applicant: 复旦大学
IPC: G06F17/50
CPC classification number: G06F17/5009
Abstract: 本发明属半导体可制造性设计领域，具体涉及考虑纳米工艺扰动下SRAM失效概率快速计算方法。本方法通过在参数空间内进行多起始点序列二次规划算法，搜索多个失效区域对应的最优偏移向量，构建重要性采样所需的偏移概率分布密度函数，并通过自适应建模技术加速重要性采样。本发明仿真精度高、仿真次数少，能达到快速计算的目的。本发明方法估计SRAM失效概率所需的SPICE仿真次数与参数空间维度大致呈线性关系，在高维参数空间中相较于现有技术具有较大优势。
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Patent Agency Ranking
公开(公告)号：CN105893645A
公开(公告)日：2016-08-24
申请号：CN201410802288.4
申请日：2014-12-19
Applicant: 复旦大学
Abstract: 本发明属于集成电路半导体制造技术领域，涉及一种电子束和多重图案光刻混合工艺中版图图案分解方法，该方法将最小化电子束使用面积和缝合点数目的版图图案分解问题表示成删点K划分问题。所述方法包括步骤：根据输入版图文件和冲突距离B，构建冲突图G；然后随机产生删点K划分初始解，应用已有的删点两划分算法对当前最优解重复迭代优化，直到当前最优解若干次未发生更新；最后从中挑选最优的删点K划分结果作为输出。本发明迭代应用已有的删点两划分算法，并采用随机多起始点策略试图寻找全局最优解，达到电子束和多重图案混合刻蚀工艺中版图图案分解的目的。
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公开(公告)号：CN104978448A
公开(公告)日：2015-10-14
申请号：CN201410146481.7
申请日：2014-04-14
Applicant: 复旦大学
IPC: G06F17/50
Abstract: 本方法属于集成电路领域，涉及一种基于伯努利分布的贝叶斯模型混合预测电路成品率的方法。该方法通过结合在集成电路设计的不同阶段的信息，加快对只具有“通过—不通过”两种状态的电路的成品率估计过程。该方法为“通过—不通过”的输出结果建立一个伯努利模型，将先验成品率设定为beta分布，并利用最大似然法确定beta分布中的超参数。再使用该超参数，结合比较少量的后验信息，估算出集成电路的成品率。该方法相比传统的蒙特-卡洛方法估计成品率，在达到同一精度的情况下，需要的后验信息少了很多，能明显节省进行后仿真或者进行新一次测试的时间。
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公开(公告)号：CN102467593B
公开(公告)日：2015-04-22
申请号：CN201010538269.7
申请日：2010-11-09
Applicant: 复旦大学
IPC: G06F17/50
Abstract: 本发明属于集成电路设计领域，涉及一种非线性电路时域模型降阶方法及装置。本发明的方法首先通过“训练信号”在状态空间形成轨迹，在该轨迹上选择展开点对非线性电路采用分段线性的方法进行逼近，然后采用基于小波配置的时域模型降阶方法，得到最后的降阶模型。本发明提供的装置包括输入单元、输出单元、程序存储单元、外部总线、内存、存储管理单元、输入输出桥接单元、系统总线和处理器。本发明在时域对非线性系统直接进行模型降阶，可保证非线性系统时域的降阶精度，并能对时域的误差进行控制，从而可获得精确和紧凑的降阶模型，提高仿真精度和效率。
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公开(公告)号：CN104462628A
公开(公告)日：2015-03-25
申请号：CN201310439047.3
申请日：2013-09-24
Applicant: 复旦大学
IPC: G06F17/50
Abstract: 本发明属于集成电路技术领域，具体涉及一种针对X型互连结构自动化布线的绕过障碍物的八叉Steiner最小树构建方法及装置。本发明方法中首先获得布线平面的Escape图和网格矩阵，然后利用图的分解、Steiner树的构造及合并技术获得绕过障碍物的直角Steiner最小树，再利用新增的45、135度布线走向，引入5种几何变换，从而得到最终需要的绕过障碍物的八叉Steiner最小树。本发明的装置包括输入单元、输出单元、程序存储单元、外部总线、内存、存储管理单元、输入输出桥接单元、系统总线和处理器。在程序存储单元中存放Steiner最小树构建方法的程序。本发明可以快速有效地得到输入线网的绕过障碍物的八叉Steiner最小树的布线结果。
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公开(公告)号：CN104376140A
公开(公告)日：2015-02-25
申请号：CN201310357553.8
申请日：2013-08-15
Applicant: 复旦大学
IPC: G06F17/50
Abstract: 本发明属于集成电路领域，具体涉及一种电源地供电网络模型降阶方法及装置。所述方法将所有连有电阻、电容和电流源之外器件的节点均作为端口保留下来，然后通过预划分、谱划分的方法将所有节点集合分成若干个子集，最后将同一划分集合中的节点进行粗粒化，在合并电阻电容的基础上着重合并了电流源，得到降阶电路。该方法对电源地供电网络进行模型降阶，降阶后网表中的节点数、电阻电容数和电流源数目显著降低，仿真时间和内存占用大大减少，而且还可使由于规模过于庞大而不能进行仿真的电路得到有效降阶和简化，降阶后能使用HSPICE对其进行分析验证。
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