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公开(公告)号：CN102891679A
公开(公告)日：2013-01-23
申请号：CN201210381386.6
申请日：2012-10-10
Applicant: 北京大学
IPC: H03K19/20
Abstract: 本发明实施例公开了或逻辑电路和芯片，该电路包括：阻变忆阻器阵列和比较器；阻变忆阻器阵列中同一列阻变忆阻器的正相输入端相连接，以使同一列阻变忆阻器的正相输入端作为或逻辑电路的信号输入端或辅助信号输入端，辅助信号输入端工作时连接到高电平；阻变忆阻器阵列中同一行阻变忆阻器的反相输入端与一个比较器的输入端相连接，以使比较器的输出端作为或逻辑电路的信号输出端；比较器的输入端接收到的电压大于阈值电压时，比较器的输出端输出高电平，比较器的输入端接收到的电压小于阈值电压时，比较器的输出端输出低电平。本发明实施例中，在节省或逻辑电路所占面积的同时，实现了或逻辑电路可编程的性能。
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公开(公告)号：CN102891253A
公开(公告)日：2013-01-23
申请号：CN201210361359.2
申请日：2012-09-25
Applicant: 北京大学
IPC: H01L45/00
Abstract: 本发明实施例公开了一种阻变存储器及其制备方法。所述阻变存储器包括上电极、阻变材料和下电极，所述阻变材料位于下电极之上，所述上电极嵌入在阻变材料之内，所述上电极的顶部的宽度大于其底部的宽度。本发明还公开了阻变存储器的制备方法。本发明所提供的阻变存储器及其制备方法，可以有效地缩小电极的作用面积，同时，可以以制作微米级存储器的成本来实现纳米级存储器的效果，简化了存储器的制作工艺、同时节约了制作成本。
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公开(公告)号：CN102882509A
公开(公告)日：2013-01-16
申请号：CN201210381379.6
申请日：2012-10-10
Applicant: 北京大学
IPC: H03K19/094
Abstract: 本发明实施例公开了进位电路和芯片，该电路包括：阻变忆阻器阵列和比较器；阻变忆阻器阵列中同一列阻变忆阻器的正相输入端相连接，以使同一列阻变忆阻器的正相输入端作为进位电路的信号输入端；阻变忆阻器阵列中同一行阻变忆阻器的反相输入端与一个比较器的输入端相连接，以使比较器的输出端作为进位电路的信号输出端；比较器的输入端接收到的电压大于阈值电压时，比较器的输出端输出高电平，比较器的输入端接收到的电压小于阈值电压时，比较器的输出端输出低电平。本发明实施例中，在节省进位电路所占面积的同时，实现了进位电路可编程的性能。
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公开(公告)号：CN102881824A
公开(公告)日：2013-01-16
申请号：CN201210359880.2
申请日：2012-09-25
Applicant: 北京大学
IPC: H01L45/00
CPC classification number: H01L45/145 , H01L27/24 , H01L27/2463 , H01L45/04 , H01L45/1233 , H01L45/146 , H01L45/1608 , H01L45/1641 , H01L45/1675
Abstract: 本发明实施例公开了一种阻变存储器及其制备方法。所述阻变存储器包括衬底以及衬底之上的多个相互间隔的存储单元，每个存储单元包括下电极、阻变层和上电极，其中，所述下电极位于所述衬底之上，所述阻变层位于所述下电极之上，所述上电极位于所述阻变层之上，所述阻变层包括：阻变材料部分和掺有用于调节电阻状态的元素的至少一个掺杂阻变部分。本发明还公开了阻变存储器的制备方法。本发明所提供的阻变存储器及其制备方法，由于阻变层并非单一的阻变材料，在阻变器set操作过程中，根据电压大小不同，会产生多个稳定的阻态，从而增加了阻变器的存储密度，同时，无需增大阻变器的体积。
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公开(公告)号：CN102142455B
公开(公告)日：2012-10-10
申请号：CN201010103868.6
申请日：2010-01-29
Applicant: 北京大学
Abstract: 本发明公开了一种可在BJT和MOSFET之间相互转变的器件，包括MOSFET结构中的衬底、栅介质层、栅极、源区和漏区，其中源区的掺杂浓度比漏区高，栅介质层是由阻变材料构成的阻变介质层，当该阻变介质层为高阻态时该器件为MOSFET，低阻态时则转变为BJT，MOSFET的栅极、源区和漏区对应地分别变为BJT的基极、发射极和集电极。该器件的制作工艺简单，和主流平面CMOS工艺兼容，生产成本低，根据需要在栅极(或基极)与衬底之间施加一定的电压就可以使阻变介质层的电阻发生转变，从而实现BJT和MOSFET的互变，在存储器电路和逻辑电路方面有着很好的应用潜力。
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Patent Agency Ranking
公开(公告)号：CN102593352A
公开(公告)日：2012-07-18
申请号：CN201210041447.4
申请日：2012-02-21
Applicant: 北京大学
IPC: H01L45/00
CPC classification number: H01L45/04 , G11C13/0007 , G11C2013/0073 , G11C2213/15 , H01L45/1233 , H01L45/146 , H01L45/1633
Abstract: 本发明公开了一种阻变存储器的制备方法，其包括如下步骤：在衬底上制备底电极；然后采用干氧氧化或湿氧氧化对底电极金属进行部分氧化，形成厚度为3nm-50nm的金属氧化物，作为阻变材料层；最后在上述阻变材料层上制备顶电极。本发明避免了传统方法中淀积阻变材料层的步骤，大幅降低了工艺复杂度。同时可以实现阻变材料层与底电极的自对准。保证器件之间的完全隔离。避免了传统工艺方法产生的众多寄生效应。同时保证了器件的实际面积与设计面积一致。
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公开(公告)号：CN102456745A
公开(公告)日：2012-05-16
申请号：CN201010523321.1
申请日：2010-10-22
Applicant: 北京大学
IPC: H01L29/788 , H01L29/06 , H01L29/10 , H01L27/115 , G11C16/02 , H01L21/8247
CPC classification number: H01L27/11556 , H01L29/7391 , H01L29/7889 , H01L29/8616
Abstract: 本发明公开了一种快闪存储器及其制备方法和操作方法。该快闪存储器包括两个垂直沟道的存储单元，以轻掺杂N型(或P型)硅作为衬底，在硅平面的两端各有一个P+区(或N+区)，中间为两个垂直于硅平面的沟道区域，沟道之上为两个沟道共用的N+区(或P+区)，每个沟道的外侧由内向外依次为隧穿氧化层、多晶硅浮栅、阻挡氧化层和多晶硅控制栅，多晶硅浮栅和多晶硅控制栅由侧墙氧化层与P+区(或N+区)隔开。整个器件呈两位垂直沟道的TFET型快闪存储器，与现有的标准CMOS工艺有着较好的兼容性，较之基于MOS场效应晶体管的传统快闪存储器具有编程效率高、功耗低、可有效抑制穿通效应、密度高等多方面的优点。
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公开(公告)号：CN102456403A
公开(公告)日：2012-05-16
申请号：CN201010523322.6
申请日：2010-10-22
Applicant: 北京大学
IPC: G11C16/06
CPC classification number: H01L29/42352 , G11C16/0475 , H01L29/7887 , H01L29/7923
Abstract: 本发明公开了利用分裂槽栅快闪存储器实现四位存储的方法，所述分裂槽栅快闪存储器如专利号为200710105964.2中国专利中所述，在该快闪存储器的两个沟槽与沟道接触的一侧区域采用沟道热电子注入的方法实现对电子的编程；而在两个沟槽与源或漏接触的一侧区域采用FN注入的方法实现对电子的编程。从而通过编程模式的改变实现四位存储的功能，使得这种器件在性能得到提升的同时，存储密度也有较大的改善。
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公开(公告)号：CN102142455A
公开(公告)日：2011-08-03
申请号：CN201010103868.6
申请日：2010-01-29
Applicant: 北京大学
Abstract: 本发明公开了一种可在BJT和MOSFET之间相互转变的器件，包括MOSFET结构中的衬底、栅介质层、栅极、源区和漏区，其中源区的掺杂浓度比漏区高，栅介质层是由阻变材料构成的阻变介质层，当该阻变介质层为高阻态时该器件为MOSFET，低阻态时则转变为BJT，MOSFET的栅极、源区和漏区对应地分别变为BJT的基极、发射极和集电极。该器件的制作工艺简单，和主流平面CMOS工艺兼容，生产成本低，根据需要在栅极(或基极)与衬底之间施加一定的电压就可以使阻变介质层的电阻发生转变，从而实现BJT和MOSFET的互变，在存储器电路和逻辑电路方面有着很好的应用潜力。
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公开(公告)号：CN101859602A
公开(公告)日：2010-10-13
申请号：CN201010199022.7
申请日：2010-06-04
Applicant: 北京大学
CPC classification number: G11C16/0433 , H01L27/11526
Abstract: 本发明公开了一种嵌入式非挥发存储器单元及其工作方法、存储阵列，属于存储器技术领域。本方法为：将选择晶体管的栅极作为存储器的浮栅，其源、漏电极作为存储器的源、漏电极，然后通过电极电压的变化改变器件的阈值，实现信息的存储和变化；本非挥发存储单元为在P阱层上制作存储单元，N阱层环绕P阱层，深N阱层位于N阱层和P阱层的下方，并与N阱层相连；本存储阵列包括若干存储单元，每一存储单元内，选择管的栅极与存储阵列的字线连接，其源/漏端与非挥发存储单元的源/漏端连接，另一源/漏端与存储阵列的公共源端连接，非挥发存储单元的另一源/漏端与存储阵列的位线连接。本发明具有面积设计小，工作电压低，工作速度高，可靠性强。
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