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公开(公告)号：CN101330038B
公开(公告)日：2010-06-02
申请号：CN200810137671.7
申请日：2005-01-13
Applicant: 株式会社瑞萨科技
IPC: H01L21/762
CPC classification number: H01L21/76229 , H01L21/823878
Abstract: 本发明涉及一种制造半导体器件的方法，用于防止在形成元件隔离槽的步骤中在沟槽内部由针状突起引起的栅电极的介电击穿，其中包括在作为元件隔离槽蚀刻掩模的氮化硅膜之上形成一层氧化硅膜，然后在用其下带有抗反射膜的光刻胶膜作掩模对氮化硅膜构图的步骤之前，用氢氟酸蚀刻溶液清洗衬底表面，移除在氧化硅膜表面上沉积的异物。
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公开(公告)号：CN1641854A
公开(公告)日：2005-07-20
申请号：CN200510001823.7
申请日：2005-01-13
Applicant: 株式会社瑞萨科技
CPC classification number: H01L21/76229 , H01L21/823878
Abstract: 本发明涉及一种制造半导体器件的方法，用于防止在形成元件隔离槽的步骤中在沟槽内部由针状突起引起的栅电极的介电击穿，其中包括在作为元件隔离槽蚀刻掩模的氮化硅膜之上形成一层氧化硅膜，然后在用其下带有抗反射膜的光刻胶膜作掩模对氮化硅膜构图的步骤之前，用氢氟酸蚀刻溶液清洗衬底表面，移除在氧化硅膜表面上沉积的异物。
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公开(公告)号：CN1707796A
公开(公告)日：2005-12-14
申请号：CN200510071903.X
申请日：2005-05-23
Applicant: 株式会社瑞萨科技
IPC: H01L27/10 , H01L27/115 , H01L21/8247 , G11C16/04 , H01L29/78
CPC classification number: H01L27/115 , G11C16/0458 , H01L27/11521 , H01L29/42328 , H01L29/7887
Abstract: 本发明促进了非易失半导体存储器件的缩小及其容量的增加。闪速存储器的每个存储单元由场效应晶体管组成，该场效应晶体管具有在p型阱上形成的第一栅绝缘膜、在第一绝缘膜上形成的并且具有被二氧化硅膜(第一绝缘膜)覆盖的侧表面和顶表面的选择栅、以侧壁形式在选择栅的两个侧面上形成的并且通过二氧化硅膜与选择栅电隔离的浮动栅、以覆盖二氧化硅膜和每个浮动栅的表面形成的第二栅绝缘膜、以及在第二栅绝缘膜上形成的控制栅。
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公开(公告)号：CN1505156A
公开(公告)日：2004-06-16
申请号：CN200310117021.3
申请日：2003-11-27
Applicant: 株式会社瑞萨科技
IPC: H01L27/105 , H01L27/115 , H01L29/788 , H01L29/792 , G11C16/02 , H01L21/8247 , H01L21/8234
CPC classification number: H01L27/11526 , G11C16/0491 , H01L27/115 , H01L27/11521 , H01L27/11546 , H01L29/42324
Abstract: 本发明的目的在于提供涉及使用3层多晶硅栅极的虚拟接地式存储单元的微细化、高性能化和成品率提高的新的非易失性快擦写半导体存储器件及其制造方法。在本发明的存储单元中，在浮置栅极115b的端面之中分别与字线117a和沟道垂直的方向上存在的2个端面的各自的一部分，被形成得使之中间间隔绝缘膜110a地置于第3栅极109a的上部之上。尚采用本发明，则可以缩小非易失性半导体存储器件的存储单元面积，提高动作速度，还可以实现成品率的提高。
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公开(公告)号：CN101330038A
公开(公告)日：2008-12-24
申请号：CN200810137671.7
申请日：2005-01-13
Applicant: 株式会社瑞萨科技
IPC: H01L21/762
CPC classification number: H01L21/76229 , H01L21/823878
Abstract: 本发明涉及一种制造半导体器件的方法，用于防止在形成元件隔离槽的步骤中在沟槽内部由针状突起引起的栅电极的介电击穿，其中包括在作为元件隔离槽蚀刻掩模的氮化硅膜之上形成一层氧化硅膜，然后在用其下带有抗反射膜的光刻胶膜作掩模对氮化硅膜构图的步骤之前，用氢氟酸蚀刻溶液清洗衬底表面，移除在氧化硅膜表面上沉积的异物。
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Patent Agency Ranking
公开(公告)号：CN100440485C
公开(公告)日：2008-12-03
申请号：CN200510002656.8
申请日：2005-01-21
Applicant: 株式会社瑞萨科技
IPC: H01L21/8247 , H01L21/8246 , H01L21/8239 , H01L27/115 , H01L27/10 , H01L29/788
Abstract: 制造一种AND快闪存储器，其中存储单元由半导体衬底的p型阱中形成的n型半导体区(源极和漏极)以及三个栅极(包括浮动栅极、控制栅极以及选择栅极)构成。在制造中，砷(As)引入到选择栅极的其中一个侧壁附近的p型阱内以形成n型半导体区(源极和漏极)。此后，要解决漏极干扰问题，利用ISSG(原位蒸汽产生)氧化法热处理衬底，以使在已形成了n型半导体区处的其中一个侧壁附近中布置的第一栅极绝缘膜形成得更厚。
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公开(公告)号：CN1645596A
公开(公告)日：2005-07-27
申请号：CN200510002656.8
申请日：2005-01-21
Applicant: 株式会社瑞萨科技
IPC: H01L21/8247 , H01L21/8246 , H01L21/8239 , H01L27/115 , H01L27/10 , H01L29/788
CPC classification number: H01L27/11568 , H01L27/115 , H01L29/40117
Abstract: 制造一种AND快闪存储器，其中存储单元由半导体衬底的p型阱中形成的n型半导体区(源极和漏极)以及三个栅极(包括浮动栅极、控制栅极以及选择栅极)构成。在制造中，砷(As)引入到选择栅极的其中一个侧壁附近的p型阱内以形成n型半导体区(源极和漏极)。此后，要解决漏极干扰问题，利用ISSG(原位蒸汽产生)氧化法热处理衬底，以使在已形成了n型半导体区处的其中一个侧壁附近中布置的第一栅极绝缘膜形成得更厚。
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公开(公告)号：CN100550340C
公开(公告)日：2009-10-14
申请号：CN200510001823.7
申请日：2005-01-13
Applicant: 株式会社瑞萨科技
CPC classification number: H01L21/76229 , H01L21/823878
Abstract: 本发明涉及一种制造半导体器件的方法，用于防止在形成元件隔离槽的步骤中在沟槽内部由针状突起引起的栅电极的介电击穿，包括：在硅衬底上形成第一氧化硅膜和氮化硅膜；在氮化硅膜上形成第二氧化硅膜和光刻胶膜，其中元件隔离区域是开放的；对从光刻胶膜中暴露的第二氧化硅膜进行湿蚀刻处理；通过用光刻胶膜作掩模干蚀刻氮化硅膜和第一氧化硅膜以暴露出元件隔离区域中的硅衬底；除去光刻胶膜；用氮化硅膜作掩模干蚀刻硅衬底以在元件隔离区域中形成沟槽；在硅衬底上包括沟槽的内部形成第三氧化硅膜，然后通过化学机械抛光或在化学机械抛光后的回蚀刻除去沟槽外的第三氧化硅膜以在元件隔离区域中的硅衬底上形成元件隔离槽；和除去氮化硅膜。
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公开(公告)号：CN100383974C
公开(公告)日：2008-04-23
申请号：CN200310117021.3
申请日：2003-11-27
Applicant: 株式会社瑞萨科技
IPC: H01L27/105 , H01L27/115 , H01L29/788 , H01L29/792 , G11C16/02 , H01L21/8247 , H01L21/8234
Abstract: 本发明的目的在于提供涉及使用3层多晶硅栅极的虚拟接地式存储单元的微细化、高性能化和成品率提高的新的非易失性快擦写半导体存储器件及其制造方法。在本发明的存储单元中，在浮置栅极115b的端面之中分别与字线117a和沟道垂直的方向上存在的2个端面的各自的一部分，被形成得使之中间间隔绝缘膜110a地置于第3栅极109a的上部之上。倘采用本发明，则可以缩小非易失性半导体存储器件的存储单元面积，提高动作速度，还可以实现成品率的提高。
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公开(公告)号：CN1638112A
公开(公告)日：2005-07-13
申请号：CN200510000505.9
申请日：2005-01-07
Applicant: 株式会社瑞萨科技
IPC: H01L23/52 , H01L21/768 , H01L21/28 , H01L21/311 , H01L21/3065
CPC classification number: H01L23/5258 , H01L23/53295 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供一种半导体器件和其制造方法。在半导体器件中，在最上层的第三层布线上方设置富硅氧化物(SRO)膜。然后，干蚀刻位于第三层布线上方的氧化硅膜和氮化硅膜，暴露出部分第三层布线，由此形成键合焊盘和在熔丝上方形成开孔。在该工序中，SRO膜用作蚀刻停止层。这样能最优化位于熔丝之上的介电膜的厚度。
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