公开(公告)号：CN1674285A

公开(公告)日：2005-09-28

申请号：CN200510003847.6

申请日：2005-01-07

Applicant: 株式会社瑞萨科技

Inventor： 笹子佳孝 ,  小林孝

IPC: H01L27/10 ,  H01L27/115 ,  H01L21/8239 ,  H01L21/8246 ,  H01L21/8247

Abstract: 本发明涉及一种非易失性半导体存储器及其制造方法。在90nm级以后的进一步微细化的非易失性半导体存储器中，提供一种能够降低相邻的浮栅间的静电电容、且降低因相邻的存储单元间的干扰而产生的阈值变化的技术。通过将存储单元的浮栅(3)的形状设置为凸型，使浮栅(3)的通过控制栅(4)和第二绝缘膜(8)的部分具有比浮栅(3)的低部小的尺寸，既能够充分确保浮栅(3)与控制栅(4)之间的面积，又能降低相邻的字线(WL)下的浮栅(3)间的对置面积，在确保浮栅(3)与控制栅(4)之间的电容耦合比的同时，降低相邻的浮栅(3)间的对置面积，进而降低阈值变动的影响。

公开(公告)号：CN1655357A

公开(公告)日：2005-08-17

申请号：CN200410082115.6

申请日：2004-12-17

Applicant: 株式会社瑞萨科技

Inventor： 石井智之 ,  峰利之 ,  笹子佳孝 ,  长部太郎

IPC: H01L27/10 ,  H01L21/8239

CPC classification number: H01L27/11568 ,  B82Y10/00 ,  G11C16/0475 ,  G11C16/0491 ,  H01L27/115 ,  H01L27/11521

Abstract: 在将半导体衬底表面的反型层作为数据线利用的非易失性半导体存储装置中，可兼顾存储单元间特性离散的降低和位成本的降低。在p型阱3内经氧化硅膜4以被埋入的形态形成多个辅助电极A(An、An+1)，在硅衬底表面1a上形成的氧化硅膜(隧道绝缘膜)5的上部紧密地形成存储信息的平均粒径约为6nm的互不接触的硅微小结晶粒6，进而在与辅助电极A实质上垂直的方向上形成多条字线W，使字线W的间隔小于等于字线W的宽度(栅长)的1/2。由此，由于可将辅助电极A的侧面的反型层作为局部数据线来使用，故可降低电阻，此外，可降低存储器矩阵内的存储单元的特性离散。

公开(公告)号：CN101009288A

公开(公告)日：2007-08-01

申请号：CN200610168710.0

申请日：2006-12-19

Applicant: 株式会社瑞萨科技

Inventor： 长部太郎 ,  石垣隆士 ,  笹子佳孝

IPC: H01L27/115 ,  H01L23/522

CPC classification number: H01L21/28273 ,  G11C11/16 ,  G11C16/0483 ,  H01L27/115 ,  H01L27/11519 ,  H01L27/11521 ,  H01L27/11553 ,  H01L29/66825 ,  H01L29/7881 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供一种半导体器件，实现非易失性半导体存储器件的存储单元的微型化。在构成非易失性半导体存储器件的半导体衬底(1)的主面上隔着第1栅绝缘膜(4)形成有多个浮栅(7)。在各浮栅(7)的一个邻接侧形成有辅助栅(9)，上述辅助栅(9)隔着第3栅绝缘膜(6)形成在半导体衬底(1)的主面上。而且，在各浮栅(7)的另一邻接侧形成有沟(Tr1)，在该沟(Tr1)的底部侧形成有n型扩散层(3)。该非易失性半导体存储器件的数据线，由在对辅助栅(9)施加了所希望的电压时形成在与该辅助栅(9)相对的半导体衬底(1)的主面部分的反型层、和上述n型扩散层(3)构成。

公开(公告)号：CN100383974C

公开(公告)日：2008-04-23

申请号：CN200310117021.3

申请日：2003-11-27

Applicant: 株式会社瑞萨科技

Inventor： 小林孝 ,  笹子佳孝 ,  有金刚 ,  池田良广 ,  金光贤司

IPC: H01L27/105 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792 ,  G11C16/02 ,  H01L21/8247 ,  H01L21/8234

Abstract: 本发明的目的在于提供涉及使用3层多晶硅栅极的虚拟接地式存储单元的微细化、高性能化和成品率提高的新的非易失性快擦写半导体存储器件及其制造方法。在本发明的存储单元中，在浮置栅极115b的端面之中分别与字线117a和沟道垂直的方向上存在的2个端面的各自的一部分，被形成得使之中间间隔绝缘膜110a地置于第3栅极109a的上部之上。倘采用本发明，则可以缩小非易失性半导体存储器件的存储单元面积，提高动作速度，还可以实现成品率的提高。

公开(公告)号：CN100508197C

公开(公告)日：2009-07-01

申请号：CN200510003847.6

申请日：2005-01-07

Applicant: 株式会社瑞萨科技

Inventor： 笹子佳孝 ,  小林孝

IPC: H01L27/10 ,  H01L27/115 ,  H01L21/8239 ,  H01L21/8246 ,  H01L21/8247

Abstract: 本发明射及一种非易失性半导体存储器及其制造方法。在90nm级以后的进一步微细化的非易失性半导体存储器中，提供一种能够降低相邻的浮栅间的静电电容、且降低因相邻的存储单元间的干扰而产生的阈值变化的技术。通过将存储单元的浮栅(3)的形状设置为凸型，使浮栅(3)的通过控制栅(4)和第二绝缘膜(8)的部分具有比浮栅(3)的低部小的尺寸，既能够充分确保浮栅(3)与控制栅(4)之间的面积，又能降低相邻的字线(WL)下的浮栅(3)间的对置面积，在确保浮栅(3)与控制栅(4)之间的电容耦合比的同时，降低相邻的浮栅(3)间的对置面积，进而降低阈值变动的影响。

公开(公告)号：CN1505156A

公开(公告)日：2004-06-16

申请号：CN200310117021.3

申请日：2003-11-27

Applicant: 株式会社瑞萨科技

Inventor： 小林孝 ,  笹子佳孝 ,  有金刚 ,  池田良广 ,  金光贤司

IPC: H01L27/105 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792 ,  G11C16/02 ,  H01L21/8247 ,  H01L21/8234

CPC classification number: H01L27/11526 ,  G11C16/0491 ,  H01L27/115 ,  H01L27/11521 ,  H01L27/11546 ,  H01L29/42324

Abstract: 本发明的目的在于提供涉及使用3层多晶硅栅极的虚拟接地式存储单元的微细化、高性能化和成品率提高的新的非易失性快擦写半导体存储器件及其制造方法。在本发明的存储单元中，在浮置栅极115b的端面之中分别与字线117a和沟道垂直的方向上存在的2个端面的各自的一部分，被形成得使之中间间隔绝缘膜110a地置于第3栅极109a的上部之上。尚采用本发明，则可以缩小非易失性半导体存储器件的存储单元面积，提高动作速度，还可以实现成品率的提高。