公开(公告)号：CN101604691A

公开(公告)日：2009-12-16

申请号：CN200910147423.5

申请日：2009-06-10

Applicant: 株式会社瑞萨科技

Inventor： 森田祐介 ,  土屋龙太 ,  石垣隆士 ,  杉井信之 ,  木村绅一郎

IPC: H01L27/088 ,  H01L29/78 ,  H01L29/423 ,  H01L29/06 ,  H01L21/8234 ,  H01L21/336

CPC classification number: H01L21/823814 ,  H01L21/823828 ,  H01L21/823864

Abstract: 本发明的目的在于提高具有MIS晶体管的半导体器件的性能。本发明的半导体器件包括：在硅衬底1的主面上沉积半导体层形成的一对源·漏极区域sdn、sdp；覆盖其侧壁的侧壁绝缘膜IS；在平面上被侧壁绝缘膜IS夹着的位置的硅衬底1的主面上，隔着栅极绝缘膜IG配置的栅电极GE；在从栅电极GE的侧方下部开始一直到源·漏极区域sdn、sdp的侧方下部形成的扩散区域exn、exp，其中，源·漏极区域sdn、sdp的侧壁具有正锥状的倾斜，侧壁绝缘膜IS的侧壁中与栅极绝缘膜IG和栅电极GE相邻一方的侧壁具有正锥状的倾斜。

公开(公告)号：CN101009288A

公开(公告)日：2007-08-01

申请号：CN200610168710.0

申请日：2006-12-19

Applicant: 株式会社瑞萨科技

Inventor： 长部太郎 ,  石垣隆士 ,  笹子佳孝

IPC: H01L27/115 ,  H01L23/522

CPC classification number: H01L21/28273 ,  G11C11/16 ,  G11C16/0483 ,  H01L27/115 ,  H01L27/11519 ,  H01L27/11521 ,  H01L27/11553 ,  H01L29/66825 ,  H01L29/7881 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供一种半导体器件，实现非易失性半导体存储器件的存储单元的微型化。在构成非易失性半导体存储器件的半导体衬底(1)的主面上隔着第1栅绝缘膜(4)形成有多个浮栅(7)。在各浮栅(7)的一个邻接侧形成有辅助栅(9)，上述辅助栅(9)隔着第3栅绝缘膜(6)形成在半导体衬底(1)的主面上。而且，在各浮栅(7)的另一邻接侧形成有沟(Tr1)，在该沟(Tr1)的底部侧形成有n型扩散层(3)。该非易失性半导体存储器件的数据线，由在对辅助栅(9)施加了所希望的电压时形成在与该辅助栅(9)相对的半导体衬底(1)的主面部分的反型层、和上述n型扩散层(3)构成。

公开(公告)号：CN101000924A

公开(公告)日：2007-07-18

申请号：CN200610168788.2

申请日：2006-12-20

Applicant: 株式会社瑞萨科技

Inventor： 石垣隆士 ,  长部太郎 ,  小林孝 ,  今井丰 ,  清水雅裕

IPC: H01L29/78 ,  H01L29/788 ,  H01L29/792 ,  H01L29/423 ,  H01L27/115 ,  H01L21/336 ,  H01L21/28 ,  H01L21/8247

CPC classification number: H01L29/7881 ,  G11C16/0433 ,  H01L27/115 ,  H01L27/11521 ,  H01L29/42328 ,  H01L29/42344 ,  H01L29/792

Abstract: 本发明提供一种半导体器件及其制造方法，目的在于实现半导体器件的高集成化。包括在第1导电型的半导体衬底上隔着第1栅极绝缘膜(4)而形成的浮栅(7)；在上述半导体衬底上隔着第2绝缘膜而形成的第2电荷保持区域；在第1方向延伸，在上述第1电荷保持区域之上隔着第2栅极绝缘膜(5)而形成的控制栅(8)；在上述第1方向延伸，在上述第2电荷保持区域之上隔着第2栅极绝缘膜而形成的第2栅电极；以及在第2方向延伸，与上述第1栅电极、上述第2栅电极交叉地形成在上述半导体衬底上的半导体层(10)，其中，上述半导体层形成第2导电型的n形导电区域(3)。