公开(公告)号：CN1655357A

公开(公告)日：2005-08-17

申请号：CN200410082115.6

申请日：2004-12-17

Applicant: 株式会社瑞萨科技

Inventor： 石井智之 ,  峰利之 ,  笹子佳孝 ,  长部太郎

IPC: H01L27/10 ,  H01L21/8239

CPC classification number: H01L27/11568 ,  B82Y10/00 ,  G11C16/0475 ,  G11C16/0491 ,  H01L27/115 ,  H01L27/11521

Abstract: 在将半导体衬底表面的反型层作为数据线利用的非易失性半导体存储装置中，可兼顾存储单元间特性离散的降低和位成本的降低。在p型阱3内经氧化硅膜4以被埋入的形态形成多个辅助电极A(An、An+1)，在硅衬底表面1a上形成的氧化硅膜(隧道绝缘膜)5的上部紧密地形成存储信息的平均粒径约为6nm的互不接触的硅微小结晶粒6，进而在与辅助电极A实质上垂直的方向上形成多条字线W，使字线W的间隔小于等于字线W的宽度(栅长)的1/2。由此，由于可将辅助电极A的侧面的反型层作为局部数据线来使用，故可降低电阻，此外，可降低存储器矩阵内的存储单元的特性离散。

公开(公告)号：CN100474592C

公开(公告)日：2009-04-01

申请号：CN200510078192.9

申请日：2005-06-16

Applicant: 株式会社瑞萨科技

Inventor： 石井智之 ,  峰利之 ,  佐野聪明 ,  龟代典史

IPC: H01L27/105 ,  G11C11/34

CPC classification number: H01L27/105 ,  G11C11/405 ,  G11C2207/104 ,  H01L21/823456 ,  H01L21/823462 ,  H01L27/1052 ,  H01L27/11 ,  H01L27/1116

Abstract: 提供一种半导体存储器件。随着微细化的推进，尽管需求代替SRAM的半导体存储器，而课题是使与逻辑晶体管的工艺兼容性和低成本并存的半导体存储器的实现方法。本发明是在一种同一芯片内具有逻辑部和存储部的半导体器件中，存储部的单位存储单元至少具有两个晶体管，上述一个晶体管是进行存储电荷的存取的写入晶体管，上述另一个晶体管是依赖通过上述写入晶体管存取的存储电荷量来改变其源漏之间的导电性的读取晶体管，在上述读取晶体管中使用比逻辑部的晶体管更厚的栅绝缘膜，其特征在于，在上述读取晶体管中使用与逻辑部相同的扩散层结构。

公开(公告)号：CN1933178A

公开(公告)日：2007-03-21

申请号：CN200610108919.8

申请日：2006-07-28

Applicant: 株式会社瑞萨科技

Inventor： 佐野聪明 ,  石井智之 ,  龟代典史 ,  峰利之

IPC: H01L29/78 ,  H01L27/11

CPC classification number: H01L27/115 ,  H01L27/11 ,  H01L27/11517 ,  H01L27/1203 ,  H01L29/41783 ,  H01L29/78

Abstract: 本发明提供一种半导体器件，在增益单元结构的存储单元中，能实现稳定的读出动作。本发明的半导体器件包括写入晶体管(Qw)，其具有：形成在绝缘层(6)上的源极(2)和漏极(3)；沟道(4)，由半导体构成，形成在绝缘层(6)上、并形成在源极(2)和漏极(3)之间；以及栅极(1)，形成在绝缘层(6)的上部、并形成在源极(2)和漏极(3)之间，与沟道(4)隔着栅极绝缘膜(5)而电绝缘，并控制沟道(4)的电位。沟道(4)在源极(2)和漏极(3)的侧面将源极(2)和漏极(3)电连接。

公开(公告)号：CN1845330A

公开(公告)日：2006-10-11

申请号：CN200610072553.3

申请日：2006-04-07

Applicant: 株式会社瑞萨科技

Inventor： 龟代典史 ,  竹村理一郎 ,  石井智之

IPC: H01L27/108 ,  H01L23/522 ,  G11C11/401

CPC classification number: G11C11/405 ,  G11C7/18 ,  G11C11/4097 ,  G11C2211/4013 ,  H01L27/0207 ,  H01L27/108

Abstract: 本发明提供一种半导体存储器件，在双晶体管式的增益单元中可以进行没有误动作的稳定的读出，并且具有小面积的存储单元。在具有写入晶体管(M2)和读出晶体管(M1)的双晶体管式增益单元存储器中，分别具有写入字线(WWL)、读出字线(RWL)、写入位线(WBL)以及读出位线(RBL)，并被分别独立地设定施加电压。而且使存储单元(MC)与相邻存储单元(MC)连接在同一读出字线(RWL)以及写入位线(WBL)上。

公开(公告)号：CN1713387A

公开(公告)日：2005-12-28

申请号：CN200510078192.9

申请日：2005-06-16

Applicant: 株式会社瑞萨科技

Inventor： 石井智之 ,  峰利之 ,  佐野聪明 ,  龟代典史

IPC: H01L27/105 ,  G11C11/34

CPC classification number: H01L27/105 ,  G11C11/405 ,  G11C2207/104 ,  H01L21/823456 ,  H01L21/823462 ,  H01L27/1052 ,  H01L27/11 ,  H01L27/1116

Abstract: 提供一种半导体存储器件。随着微细化的推进，尽管需求代替SRAM的半导体存储器，而课题是使与逻辑晶体管的工艺兼容性和低成本并存的半导体存储器的实现方法。本发明是在一种同一芯片内具有逻辑部和存储部的半导体器件中，存储部的单位存储单元至少具有两个晶体管，上述一个晶体管是进行存储电荷的存取的写入晶体管，上述另一个晶体管是依赖通过上述写入晶体管存取的存储电荷量来改变其源漏之间的导电性的读取晶体管，在上述读取晶体管中使用比逻辑部的晶体管更厚的栅绝缘膜，其特征在于，在上述读取晶体管中使用与逻辑部相同的扩散层结构。