公开(公告)号：CN1655357A

公开(公告)日：2005-08-17

申请号：CN200410082115.6

申请日：2004-12-17

Applicant: 株式会社瑞萨科技

Inventor： 石井智之 ,  峰利之 ,  笹子佳孝 ,  长部太郎

IPC: H01L27/10 ,  H01L21/8239

CPC classification number: H01L27/11568 ,  B82Y10/00 ,  G11C16/0475 ,  G11C16/0491 ,  H01L27/115 ,  H01L27/11521

Abstract: 在将半导体衬底表面的反型层作为数据线利用的非易失性半导体存储装置中，可兼顾存储单元间特性离散的降低和位成本的降低。在p型阱3内经氧化硅膜4以被埋入的形态形成多个辅助电极A(An、An+1)，在硅衬底表面1a上形成的氧化硅膜(隧道绝缘膜)5的上部紧密地形成存储信息的平均粒径约为6nm的互不接触的硅微小结晶粒6，进而在与辅助电极A实质上垂直的方向上形成多条字线W，使字线W的间隔小于等于字线W的宽度(栅长)的1/2。由此，由于可将辅助电极A的侧面的反型层作为局部数据线来使用，故可降低电阻，此外，可降低存储器矩阵内的存储单元的特性离散。

公开(公告)号：CN101009288A

公开(公告)日：2007-08-01

申请号：CN200610168710.0

申请日：2006-12-19

Applicant: 株式会社瑞萨科技

Inventor： 长部太郎 ,  石垣隆士 ,  笹子佳孝

IPC: H01L27/115 ,  H01L23/522

CPC classification number: H01L21/28273 ,  G11C11/16 ,  G11C16/0483 ,  H01L27/115 ,  H01L27/11519 ,  H01L27/11521 ,  H01L27/11553 ,  H01L29/66825 ,  H01L29/7881 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供一种半导体器件，实现非易失性半导体存储器件的存储单元的微型化。在构成非易失性半导体存储器件的半导体衬底(1)的主面上隔着第1栅绝缘膜(4)形成有多个浮栅(7)。在各浮栅(7)的一个邻接侧形成有辅助栅(9)，上述辅助栅(9)隔着第3栅绝缘膜(6)形成在半导体衬底(1)的主面上。而且，在各浮栅(7)的另一邻接侧形成有沟(Tr1)，在该沟(Tr1)的底部侧形成有n型扩散层(3)。该非易失性半导体存储器件的数据线，由在对辅助栅(9)施加了所希望的电压时形成在与该辅助栅(9)相对的半导体衬底(1)的主面部分的反型层、和上述n型扩散层(3)构成。

公开(公告)号：CN101000924A

公开(公告)日：2007-07-18

申请号：CN200610168788.2

申请日：2006-12-20

Applicant: 株式会社瑞萨科技

Inventor： 石垣隆士 ,  长部太郎 ,  小林孝 ,  今井丰 ,  清水雅裕

IPC: H01L29/78 ,  H01L29/788 ,  H01L29/792 ,  H01L29/423 ,  H01L27/115 ,  H01L21/336 ,  H01L21/28 ,  H01L21/8247

CPC classification number: H01L29/7881 ,  G11C16/0433 ,  H01L27/115 ,  H01L27/11521 ,  H01L29/42328 ,  H01L29/42344 ,  H01L29/792

Abstract: 本发明提供一种半导体器件及其制造方法，目的在于实现半导体器件的高集成化。包括在第1导电型的半导体衬底上隔着第1栅极绝缘膜(4)而形成的浮栅(7)；在上述半导体衬底上隔着第2绝缘膜而形成的第2电荷保持区域；在第1方向延伸，在上述第1电荷保持区域之上隔着第2栅极绝缘膜(5)而形成的控制栅(8)；在上述第1方向延伸，在上述第2电荷保持区域之上隔着第2栅极绝缘膜而形成的第2栅电极；以及在第2方向延伸，与上述第1栅电极、上述第2栅电极交叉地形成在上述半导体衬底上的半导体层(10)，其中，上述半导体层形成第2导电型的n形导电区域(3)。