公开(公告)号：CN104916688A

公开(公告)日：2015-09-16

申请号：CN201410369570.8

申请日：2014-07-30

Applicant: 株式会社东芝

Inventor： 河野洋志 ,  野田隆夫

IPC: H01L29/78 ,  H01L29/06

CPC classification number: H01L29/7804 ,  H01L29/0696 ,  H01L29/086 ,  H01L29/1095 ,  H01L29/1608 ,  H01L29/7805

Abstract: 本发明提供一种实现小型化和低成本化的半导体装置。实施方式的半导体装置具备：第1电极；第2电极；在上述第1电极和上述第2电极之间设置的第1导电型的第1半导体区域；在上述第1半导体区域和上述第2电极之间设置的第2导电型的第2半导体区域；在上述第2半导体区域和上述第2电极之间设置、与上述第1半导体区域相比杂质浓度更高的第1导电型的第3半导体区域；经由绝缘膜而与上述第3半导体区域、上述第2半导体区域以及上述第1半导体区域相接的第3电极；在上述第1半导体区域和上述第2电极之间设置的第2导电型的第4半导体区域；以及在上述第4半导体区域和上述第2电极之间设置、与上述第1半导体区域相比杂质浓度更高的第1导电型的第5半导体区域。

公开(公告)号：CN104282732B

公开(公告)日：2017-06-27

申请号：CN201310722050.6

申请日：2013-12-24

Applicant: 株式会社东芝

Inventor： 堀阳一 ,  野田隆夫 ,  森塚宏平 ,  尾原亮一

IPC: H01L29/06 ,  H01L29/872 ,  H01L29/417

CPC classification number: H01L29/872 ,  H01L29/0603 ,  H01L29/0615 ,  H01L29/0619 ,  H01L29/0692 ,  H01L29/1608 ,  H01L29/66037 ,  H01L29/6606

Abstract: 半导体装置包括第一至第五半导体区域、第一电极及第二电极。第一半导体区域具有第一导电型，与第一半导体区域肖特基接合。第二半导体区域具有第二导电型，设置于第一半导体区域与第一电极之间。第三半导体区域具有第二导电型，设置于第一半导体区域与第一电极之间。第三半导体区域与第一电极欧姆接合。第四半导体区域具有第一导电型，设置于第一半导体区域与第三半导体区域之间。第四半导体区域具有比第一半导体区域的杂质浓度高的杂质浓度。第五半导体区域具有第二导电型，设置于第三半导体区域与第一电极之间。第五半导体区域具有比第三半导体区域的杂质浓度高的杂质浓度。第二电极设置于第一半导体区域的与第一电极相反的一侧。

公开(公告)号：CN105990402A

公开(公告)日：2016-10-05

申请号：CN201510536237.6

申请日：2015-08-27

Applicant: 株式会社东芝

Inventor： 尾原亮一 ,  野田隆夫

IPC: H01L29/06

Abstract: 根据一实施方式，半导体装置具备：半导体基板，具有第1面和第2面；元件区域，设于半导体基板；末端区域，设于元件区域的周围的半导体基板，具有设于半导体基板的第1面的第1导电型的第1半导体区域、设在第1半导体区域与第2面之间的第2导电型的第2半导体区域、设在第1半导体区域上的第1绝缘膜、和设在第1半导体区域上且处于第1绝缘膜之间的第2绝缘膜；第1电极，设在元件区域的第1面上，与第1半导体区域电连接；以及第2电极，设在半导体基板的第2面上。

公开(公告)号：CN105280724A

公开(公告)日：2016-01-27

申请号：CN201410577594.2

申请日：2014-10-24

Applicant: 株式会社东芝

Inventor： 堀阳一 ,  野田隆夫 ,  大田刚志

IPC: H01L29/872 ,  H01L29/06

CPC classification number: H01L29/872 ,  H01L23/482 ,  H01L23/4824 ,  H01L23/4827 ,  H01L24/05 ,  H01L24/48 ,  H01L24/49 ,  H01L29/0619 ,  H01L29/1608 ,  H01L2224/04042 ,  H01L2224/4813 ,  H01L2224/4846 ,  H01L2224/4847 ,  H01L2224/491 ,  H01L2924/00014 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

Abstract: 本发明的实施方式提供一种抑制阳极电极与二极管的密接力下降、抑制二极管的浪涌耐受量下降的半导体装置。实施方式的半导体装置具备：第1电极；第2电极；第1导电型的第1半导体区域，设在上述第1电极与上述第2电极之间，与上述第1电极接触；第2导电型的第2半导体区域，有选择地设在上述第1半导体区域与上述第2电极之间；接触区域，设在上述第2半导体区域与上述第2电极之间，与上述第2半导体区域及上述第2电极接触；多个第2导电型的第3半导体区域，设在上述第2电极与上述第1半导体区域之间，与上述第2电极接触；以及配线，与上述第2电极接触，与上述第2电极的接合部分位于上述第3半导体区域的上方，不位于上述接触区域的上方。

公开(公告)号：CN106531801A

公开(公告)日：2017-03-22

申请号：CN201610137248.1

申请日：2016-03-10

Applicant: 株式会社东芝

Inventor： 尾原亮一 ,  野田隆夫 ,  堀阳一

IPC: H01L29/78

Abstract: 本发明的实施方式提供一种能够提高雪崩耐量的半导体装置。实施方式的半导体装置具备：SiC层，其具有第1面及第2面；第1电极，其与第1面相接；第1导电型的第1SiC区域，其设置在SiC层内；第2导电型的第2SiC区域，其至少一部分包围第1电极与第1面相接的区域而设置在SiC层内，且设置在第1SiC区域与第1面之间；第2导电型的第3SiC区域，其包围第2SiC区域而设置在SiC层内，且设置在第1SiC区域与第1面之间，第2导电型杂质浓度低于第3SiC区域；及第2导电型的第4SiC区域，其设置在第2SiC区域与第3SiC区域之间的SiC层内，且第2导电型杂质浓度高于第2SiC区域。

公开(公告)号：CN104916586A

公开(公告)日：2015-09-16

申请号：CN201410379431.3

申请日：2014-08-04

Applicant: 株式会社东芝

Inventor： 山下敦子 ,  堀阳一 ,  野田隆夫 ,  河野洋志

IPC: H01L21/822

CPC classification number: H01L22/12 ,  G03F7/70433 ,  H01L22/20

Abstract: 本发明提供一种使制造成品率提高的半导体装置的制造方法。实施方式的半导体装置的制造方法为，多个半导体芯片区域的每个半导体芯片区域具有用于配置第1二极管的第1配置区域和用于配置第2二极管的第2配置区域，上述第1二极管具有第1导电型区域以及第2导电型区域，上述第2二极管具有金属膜以及与上述金属膜接触的半导体区域，该半导体装置的制造方法包括：准备能够将上述多个半导体芯片区域配置在面内的晶片基板的步骤；检测上述晶片基板是否存在缺陷，并取得上述缺陷的坐标信息的步骤；以及，根据上述坐标信息来决定上述半导体芯片区域内的上述第1配置区域以及上述第2配置区域的位置，以使得上述缺陷收容在上述第1配置区域中的步骤。

公开(公告)号：CN102694011A

公开(公告)日：2012-09-26

申请号：CN201210080160.2

申请日：2012-03-23

Applicant: 株式会社东芝

Inventor： 野田隆夫 ,  尾原亮一 ,  佐野贤也 ,  杉山亨

IPC: H01L29/06 ,  H01L29/45 ,  H01L29/872

CPC classification number: H01L29/1608 ,  H01L21/0465 ,  H01L29/0619 ,  H01L29/0692 ,  H01L29/2003 ,  H01L29/43 ,  H01L29/6606 ,  H01L29/872

Abstract: 根据一个实施例，一种半导体器件包括：第一导电类型的半导体层(10)；第二导电类型的第一区(3)，其被选择性设置在所述半导体层(10)的第一主表面中；第二导电类型的第二区，其被选择性设置在所述第一主表面中并且与第一区(3)相连接；第一电极(17)，其被设置为与半导体层(10)和第一区(3)相接触；第二电极，其被设置为与第二区相接触；以及第三电极(19)，其与半导体层中的与第一主表面相对的第二主表面电气连接。

公开(公告)号：CN1921148A

公开(公告)日：2007-02-28

申请号：CN200610115100.4

申请日：2006-08-24

Applicant: 株式会社东芝

Inventor： 斋藤渉 ,  小野村正明 ,  田中明 ,  橘浩一 ,  藏口雅彦 ,  野田隆夫 ,  新田智洋 ,  吉冈启

IPC: H01L29/778 ,  H01L29/02

CPC classification number: H01L29/7787 ,  H01L29/0649 ,  H01L29/0657 ,  H01L29/2003 ,  H01L29/42316

Abstract: 一种氮化物半导体元件，其特征在于，具备：有导电性衬底部、和高电阻部的基体；由设在所述基体之上的氮化物半导体构成的第1半导体层；设在所述第1半导体层之上，由带隙比所述第1半导体层大的未掺杂或n型氮化物半导体构成的第2半导体层；在所述第2半导体层之上设在所述导电部之上的第1主电极；在所述第2半导体层之上设在所述高电阻部之上的第2主电极；以及在所述第2半导体层之上设在所述第1主电极和所述第2主电极之间的控制电极。

公开(公告)号：CN106531801B

公开(公告)日：2019-10-25

申请号：CN201610137248.1

申请日：2016-03-10

Applicant: 株式会社东芝

Inventor： 尾原亮一 ,  野田隆夫 ,  堀阳一

IPC: H01L29/78

Abstract: 本发明的实施方式提供一种能够提高雪崩耐量的半导体装置。实施方式的半导体装置具备：SiC层，其具有第1面及第2面；第1电极，其与第1面相接；第1导电型的第1SiC区域，其设置在SiC层内；第2导电型的第2SiC区域，其至少一部分包围第1电极与第1面相接的区域而设置在SiC层内，且设置在第1SiC区域与第1面之间；第2导电型的第3SiC区域，其包围第2SiC区域而设置在SiC层内，且设置在第1SiC区域与第1面之间，第2导电型杂质浓度低于第3SiC区域；及第2导电型的第4SiC区域，其设置在第2SiC区域与第3SiC区域之间的SiC层内，且第2导电型杂质浓度高于第2SiC区域。

公开(公告)号：CN105280724B

公开(公告)日：2018-06-12

申请号：CN201410577594.2

申请日：2014-10-24

Applicant: 株式会社东芝

Inventor： 堀阳一 ,  野田隆夫 ,  大田刚志

IPC: H01L29/872 ,  H01L29/06

CPC classification number: H01L29/872 ,  H01L23/482 ,  H01L23/4824 ,  H01L23/4827 ,  H01L24/05 ,  H01L24/48 ,  H01L24/49 ,  H01L29/0619 ,  H01L29/1608 ,  H01L2224/04042 ,  H01L2224/4813 ,  H01L2224/4846 ,  H01L2224/4847 ,  H01L2224/491 ,  H01L2924/00014 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

Abstract: 本发明的实施方式提供一种抑制阳极电极与二极管的密接力下降、抑制二极管的浪涌耐受量下降的半导体装置。实施方式的半导体装置具备：第1电极；第2电极；第1导电型的第1半导体区域，设在上述第1电极与上述第2电极之间，与上述第1电极接触；第2导电型的第2半导体区域，有选择地设在上述第1半导体区域与上述第2电极之间；接触区域，设在上述第2半导体区域与上述第2电极之间，与上述第2半导体区域及上述第2电极接触；多个第2导电型的第3半导体区域，设在上述第2电极与上述第1半导体区域之间，与上述第2电极接触；以及配线，与上述第2电极接触，与上述第2电极的接合部分位于上述第3半导体区域的上方，不位于上述接触区域的上方。