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公开(公告)号：CN106095610B
公开(公告)日：2018-11-02
申请号：CN201610393856.9
申请日：2016-06-06
Applicant: 哈尔滨工业大学
IPC: G06F11/10
Abstract: 一种保护32位存储器数据的低冗余正交拉丁码扩展方法，本发明涉及低冗余正交拉丁码扩展方法。本发明是要解决现有存储器容错技术需要耗费较多的冗余位及较大的硬件开销，严重影响存储器性能的问题，而提出的一种保护32位存储器数据的低冗余正交拉丁码扩展方法。该方法是通过一、总结正交拉丁码奇偶校验矩阵H的构造规则；二、构成新的H’矩阵；步骤三、根据步骤二扩展得到的H’矩阵，通过对32位数据位编码，获得相应的码字C；步骤四、采用大数逻辑译码算法纠正错误将步骤三得到的码字C中出现的1～t位的随机错误所对应的码字C’译出正确的数据douta等步骤实现的。本发明应用于低冗余正交拉丁码扩展领域。
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公开(公告)号：CN107301881A
公开(公告)日：2017-10-27
申请号：CN201710523101.0
申请日：2017-06-30
Applicant: 哈尔滨工业大学
IPC: G11C29/42 , G11C11/413
Abstract: 本发明涉及抗辐射加固电路领域，具体涉及一种基于4位相邻和3位突发纠错码的SRAM存储器抗辐射加固方法及存储器系统，本发明为了解决现有技术的编码电路复杂、难以保证存储器可靠性的缺点，而提出一种基于4位相邻和3位突发纠错码的SRAM存储器加固方法及存储器系统。首先规定设计规则，然后基于传统的递归回溯算法，开发了具有权重限制功能和搜索状态记忆的新算法来查找符合这些规则的编码的矩阵。利用该算法找到了16、32和64位数据位的四位相邻纠错码的矩阵。最后根据提出的编码矩阵利用硬件描述语言实现编码器与解码器电路，完成对存储器的加固设计。本发明中的编码在实现纠正能力扩展的同时具有中等面积和延迟开销。本发明适用于SRAM存储器的加固。
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公开(公告)号：CN112468122B
公开(公告)日：2023-08-18
申请号：CN202011405325.X
申请日：2020-12-04
Applicant: 哈尔滨工业大学
IPC: H03K5/134
Abstract: 一种可配置延迟电路及延时配置方法，属于集成电路信号延迟技术领域。本发明针对现有采用反相器单元检测或过滤SET脉冲时，标准反相器单元提供的延迟时间很难满足SET脉冲宽度检测需求的问题。可配置延迟电路包括主体电路、上拉网络单元和下拉网络单元，其中主体电路包括反相器I1、反相器I2、四个NMOS晶体管N1、N2、N3、N4和四个PMOS晶体管P1、P2、P3、P4；主体电路可提供百皮秒量级的输出延迟，并且在此基础上输出延迟可以通过上拉网络单元和下拉网络单元配置的控制端进一步调整，一方面可以更好地满足设计需求，另一方面能够通过实时调整电路的延迟，应对因工艺偏差以及温度和电源电压波动引起的延迟变化。本发明的延时时间能够满足SET脉冲宽度检测需求。
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Patent Agency Ranking
公开(公告)号：CN107301881B
公开(公告)日：2020-06-09
申请号：CN201710523101.0
申请日：2017-06-30
Applicant: 哈尔滨工业大学
IPC: G11C29/42 , G11C11/413
Abstract: 本发明涉及抗辐射加固电路领域，具体涉及一种基于4位相邻和3位突发纠错码的SRAM存储器抗辐射加固方法及存储器系统，本发明为了解决现有技术的编码电路复杂、难以保证存储器可靠性的缺点，而提出一种基于4位相邻和3位突发纠错码的SRAM存储器加固方法及存储器系统。首先规定设计规则，然后基于传统的递归回溯算法，开发了具有权重限制功能和搜索状态记忆的新算法来查找符合这些规则的编码的矩阵。利用该算法找到了16、32和64位数据位的四位相邻纠错码的矩阵。最后根据提出的编码矩阵利用硬件描述语言实现编码器与解码器电路，完成对存储器的加固设计。本发明中的编码在实现纠正能力扩展的同时具有中等面积和延迟开销。本发明适用于SRAM存储器的加固。
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公开(公告)号：CN103812472A
公开(公告)日：2014-05-21
申请号：CN201410074893.4
申请日：2014-03-03
Applicant: 哈尔滨工业大学
Abstract: 抗单粒子瞬态效应的触发器，涉及集成电路领域。解决了集成电路设计中单粒子瞬态效应的发生概率越来越高，其脉冲干扰信号被集成电路系统中存储单元捕获导致电路软错误的概率越来越高的问题。初始信号经第一反相器反相后发送至第三脉冲锁存器并输出至异或门xor1和第二反相器，异或门xor1的输出信号经第三反相器反相后同时发送至第一脉冲锁存器和第二脉冲锁存器，第一脉冲锁存器与第二脉冲锁存器的输出信号均发送至与非门，与非门的输出信号经第四反相器反相后发送至异或门xor2，第三脉冲锁存器的输出信号经第二反相器反相后发送至第四脉冲锁存器，第四脉冲锁存器的输出信号经第五反相器反相后发送至异或门xor2，异或门xor2的输出信号为触发器的输出信号。本发明适用于消除单粒子瞬态效应。
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公开(公告)号：CN112468122A
公开(公告)日：2021-03-09
申请号：CN202011405325.X
申请日：2020-12-04
Applicant: 哈尔滨工业大学
IPC: H03K5/134
Abstract: 一种可配置延迟电路及延时配置方法，属于集成电路信号延迟技术领域。本发明针对现有采用反相器单元检测或过滤SET脉冲时，标准反相器单元提供的延迟时间很难满足SET脉冲宽度检测需求的问题。可配置延迟电路包括主体电路、上拉网络单元和下拉网络单元，其中主体电路包括反相器I1、反相器I2、四个NMOS晶体管N1、N2、N3、N4和四个PMOS晶体管P1、P2、P3、P4；主体电路可提供百皮秒量级的输出延迟，并且在此基础上输出延迟可以通过上拉网络单元和下拉网络单元配置的控制端进一步调整，一方面可以更好地满足设计需求，另一方面能够通过实时调整电路的延迟，应对因工艺偏差以及温度和电源电压波动引起的延迟变化。本发明的延时时间能够满足SET脉冲宽度检测需求。
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公开(公告)号：CN106095610A
公开(公告)日：2016-11-09
申请号：CN201610393856.9
申请日：2016-06-06
Applicant: 哈尔滨工业大学
IPC: G06F11/10
CPC classification number: G06F11/1076
Abstract: 一种保护32位存储器数据的低冗余正交拉丁码扩展方法，本发明涉及低冗余正交拉丁码扩展方法。本发明是要解决现有存储器容错技术需要耗费较多的冗余位及较大的硬件开销，严重影响存储器性能的问题，而提出的一种保护32位存储器数据的低冗余正交拉丁码扩展方法。该方法是通过一、总结正交拉丁码奇偶校验矩阵H的构造规则；二、构成新的H’矩阵；步骤三、根据步骤二扩展得到的H’矩阵，通过对32位数据位编码，获得相应的码字C；步骤四、采用大数逻辑译码算法纠正错误将步骤三得到的码字C中出现的1～t位的随机错误所对应的码字C’译出正确的数据douta等步骤实现的。本发明应用于低冗余正交拉丁码扩展领域。
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公开(公告)号：CN103812472B
公开(公告)日：2016-06-01
申请号：CN201410074893.4
申请日：2014-03-03
Applicant: 哈尔滨工业大学
Abstract: 抗单粒子瞬态效应的触发器，涉及集成电路领域。解决了集成电路设计中单粒子瞬态效应的发生概率越来越高，其脉冲干扰信号被集成电路系统中存储单元捕获导致电路软错误的概率越来越高的问题。初始信号经第一反相器反相后发送至第三脉冲锁存器并输出至异或门xor1和第二反相器，异或门xor1的输出信号经第三反相器反相后同时发送至第一脉冲锁存器和第二脉冲锁存器，第一脉冲锁存器与第二脉冲锁存器的输出信号均发送至与非门，与非门的输出信号经第四反相器反相后发送至异或门xor2，第三脉冲锁存器的输出信号经第二反相器反相后发送至第四脉冲锁存器，第四脉冲锁存器的输出信号经第五反相器反相后发送至异或门xor2，异或门xor2的输出信号为触发器的输出信号。本发明适用于消除单粒子瞬态效应。
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