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公开(公告)号：CN104484309B
公开(公告)日：2017-07-28
申请号：CN201410790968.9
申请日：2014-12-18
Applicant: 北京控制工程研究所
IPC: G06F15/78
Abstract: 本发明涉及一种支持部分可重构的航天用SoC的实现方法，通过在SoC中定义动态系统与静态系统，并对两个系统进行不同的设计，在系统运行的过程中能够对FPGA上的部分逻辑进行重配置，而未经配置的部分的逻辑功能不发生改变，使得动态部分可重构既具有软件的灵活性，又具有硬件的高效性，能够有效解决现有SOC内部功能和结构无法改变的现状，同时通过部分重构技术能够周期性地刷新配置位流，防止配置位流发生单粒子翻转，提高了SOC的可靠性和容错能力，使SOC的功能变更更加灵活。
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公开(公告)号：CN106339531A
公开(公告)日：2017-01-18
申请号：CN201610676527.5
申请日：2016-08-16
Applicant: 北京控制工程研究所
IPC: G06F17/50
CPC classification number: G06F17/5027
Abstract: 一种C单元加固的组合逻辑单元电路结构生成方法，首先根据选取需要加固的组合逻辑单元，分别加入C单元电路结构，得到加固组合逻辑单元及元逻辑描述，然后根据加固组合逻辑单元逻辑描述生成测试向量，遍历C单元中MOS管宽度，得到延时最小值对应的MOS管宽度值，进而得到加固组合逻辑单元电路结构，最后使用测试向量对得到的加固组合逻辑单元电路结构进行测试，得到特征化参数。
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公开(公告)号：CN105141291A
公开(公告)日：2015-12-09
申请号：CN201510346149.X
申请日：2015-06-19
Applicant: 北京控制工程研究所
IPC: H03K3/02
Abstract: 一种基于单相位时钟的抗辐射触发器电路结构，包括时钟生成模块、数据滤波模块、第一单相位时钟基本触发器模块、第二单相位时钟基本触发器模块、第三单相位时钟基本触发器模块、第一DICE加固模块、第二DICE加固模块、第三DICE加固模块、第一C单元模块、第二C单元模块、第三C单元模块和选举模块。本发明触发器电路结构采用单相时钟技术，与现有的触发器技术相比，不仅节省了面积开销并降低功耗，而且避免了主从结构触发器中的时序冗余，提升触发器的时序性能，另外本发明触发器电路结构采用混合DICE+TMR结构，提高了触发器的触发脉冲，增强了抗单粒子翻转和单粒子脉冲的能力。
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公开(公告)号：CN103472387B
公开(公告)日：2015-11-25
申请号：CN201310396314.3
申请日：2013-09-04
Applicant: 北京控制工程研究所
IPC: G01R31/3177
Abstract: 本发明公开了一种适用于反熔丝型FPGA的通用在线测试系统及方法，由被测功能模块和在线测试模块两部分组成，二者之间通过可配置位宽的并行总线连接；被测功能模块为需要进行实时检测的功能模块，可以是系统内的任一组成模块；在线测试模块为具体实现敏感信号实时检测、数据采样与输出的模块，包含一个或多个子在线测试模块；每个子在线测试模块均由三部分组成，控制模块、内部信号采样分析模块和内部信号结果输出控制模块。本发明具有实现方式简单、资源消耗低、适用范围广、可靠性高的优点。
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公开(公告)号：CN104572213A
公开(公告)日：2015-04-29
申请号：CN201510036911.4
申请日：2015-01-23
Applicant: 北京控制工程研究所
IPC: G06F9/445
Abstract: 本发明涉及一种星载控制计算机的重构方法，该方法的步骤包括：(1)、对计算机单元的FPGA进行系统划分；(2)、地面控制中心计算机单元的FPGA配置文件；(3)、地面控制中心发送所述FPGA配置文件到数管分系统；(4)、数管分系统将所述FPGA配置文件发送到整星总线上；(5)、计算机单元在当班工作状态下进行重构操作；该方法采用SRAM型FPGA替换原有星载计算机的中央处理器，并在原有星载计算机上设计重构控制电路和重构配置数据存储器与该SRAM型FPGA的配置接口连接，该SRAM型FPGA划分为可重构区和固定区，可以实现星载控制计算机完成在轨重构，使得星载计算机在轨期间能够在地面的控制下，使用上行注入的配置文件实时改变功能。
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Patent Agency Ranking
公开(公告)号：CN104063351A
公开(公告)日：2014-09-24
申请号：CN201410309228.9
申请日：2014-06-30
Applicant: 北京控制工程研究所
Abstract: 本发明一种用于乒乓防冲突的高速复接器同步串行接口设计方法包括步骤如下：确定高速复接器同步串行通讯接口的发送字节数；高速复接器同步串行通讯接口接收外部输入的波门信号，进行输入波门与码元时钟相位关系调节，并对调节后的波门进行修正；根据修正后的波门和外部处理器访问的相对时延进行防冲突处理，调节数据发送时机；处理器读取高速复接器的状态寄存器，对乒乓总线访问进行冲突控制，实现乒乓缓冲区的控制切换；在处理器控制下和修正后的波门有效时，将乒乓数据缓冲区内数据转换为串行数据，并输出到高速复接器的数据线上。本发明通过上述冲突处理方法，提高了高速复接器同步串行接口通信的可靠性和稳定性。
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公开(公告)号：CN105141291B
公开(公告)日：2018-02-09
申请号：CN201510346149.X
申请日：2015-06-19
Applicant: 北京控制工程研究所
IPC: H03K3/02
Abstract: 一种基于单相位时钟的抗辐射触发器电路结构，包括时钟生成模块、数据滤波模块、第一单相位时钟基本触发器模块、第二单相位时钟基本触发器模块、第三单相位时钟基本触发器模块、第一DICE加固模块、第二DICE加固模块、第三DICE加固模块、第一C单元模块、第二C单元模块、第三C单元模块和选举模块。本发明触发器电路结构采用单相时钟技术，与现有的触发器技术相比，不仅节省了面积开销并降低功耗，而且避免了主从结构触发器中的时序冗余，提升触发器的时序性能，另外本发明触发器电路结构采用混合DICE+TMR结构，提高了触发器的触发脉冲，增强了抗单粒子翻转和单粒子脉冲的能力。
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公开(公告)号：CN106375658A
公开(公告)日：2017-02-01
申请号：CN201610814709.4
申请日：2016-09-09
Applicant: 北京控制工程研究所
CPC classification number: H04N5/23229 , H04N17/00
Abstract: 一种通用的甚高精度图像处理VLSI验证方法，首先根据当前相机类型进行参数配置，获取相机源图像并转换得到TEXTIO格式的原图数据和标准解数据，然后在多个重复的行有效周期中像素时钟的有效沿依次将原图数据发送至相机的数据总线或者数据信号线上，对数据总线或者数据信号线上的数据进行甚高精度图像处理及读取，得到TEXTIO格式的甚高精度图像处理结果数据，最后将处理结果数据与标准解数据进行比对，得到误差像素的位置、灰度值差值，进而得到调整阈值分布后的图像及验证结果。
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公开(公告)号：CN104484238B
公开(公告)日：2016-02-10
申请号：CN201410783776.5
申请日：2014-12-16
Applicant: 北京控制工程研究所
IPC: G06F11/10
Abstract: 一种用于SRAM型FPGA配置刷新的CRC校验方法，通过对SRAM型FPGA配置文件格式、存储形式和故障模式的研究，采用对SRAM型FPGA回读配置帧实时计算与PROM内预先存储的CRC校验码比对的方式，提出并实现了一种用于SRAM型FPGA配置刷新的CRC校验方法。本发明方法采用CRC校验码的形式，实现了FPGA配置信息校验的器件无关性，同时设置了使能标志和获取标志，实现了不同速率、大数据量校验的应用需求，在回读过程中实时完成回读数据的CRC校验，达到了节省存储资源与处理时间的目的。另外本发明方法使用的基于查表的字节型CRC算法，进行资源独立划分和管理，快速高效，提升了运算速度和工作频率。
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公开(公告)号：CN104268078A
公开(公告)日：2015-01-07
申请号：CN201410492013.5
申请日：2014-09-23
Applicant: 北京控制工程研究所
IPC: G06F11/36
Abstract: 本发明公开了一种基于参数化IP测试用例集合的芯片自动化验证方法，采用传统验证方法加入IP测试用例的测试激励来实现，步骤如下：设计构成芯片的每个IP的测试用例集合；对构成芯片的每个IP的参数进行配置；根据IP在芯片设计时的参数定义配置相应的测试用例集合；基于配置后的测试用例集合对芯片中每个IP进行测试，以验证设计的正确性。本发明实现简单并且大幅减少了针对同一IP重新编写测试用例的开销，提升了基于IP构建的芯片验证的效率。
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