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公开(公告)号：CN109558649A
公开(公告)日：2019-04-02
申请号：CN201811327576.3
申请日：2018-11-08
Applicant: 北京控制工程研究所
IPC: G06F17/50
Abstract: 一种面向宇航芯片的寄存器单粒子效应模拟仿真方法，通过构建参数化的寄存器故障仿真模型，将芯片网表中的正常寄存器仿真模型随机替换为寄存器故障仿真模型，替换的数量由空间环境设置的宇航芯片的错误翻转率和芯片中寄存器的总数决定，寄存器的错误发生时间在0到最大仿真时间中随机选择，通过仿真工具模拟仿真故障模块行为，进而验证芯片级寄存器容错策略的有效性。本发明无需分析代码，也无需单独设计测试用例，既可以对单粒子效应软错误进行仿真，也可对高能单粒子效应形成的硬错误进行仿真。本发明的方法可以支持宇航辐射加固研究，可以应用于单粒子效应故障容错设计的验证分析。
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公开(公告)号：CN106339531A
公开(公告)日：2017-01-18
申请号：CN201610676527.5
申请日：2016-08-16
Applicant: 北京控制工程研究所
IPC: G06F17/50
CPC classification number: G06F17/5027
Abstract: 一种C单元加固的组合逻辑单元电路结构生成方法，首先根据选取需要加固的组合逻辑单元，分别加入C单元电路结构，得到加固组合逻辑单元及元逻辑描述，然后根据加固组合逻辑单元逻辑描述生成测试向量，遍历C单元中MOS管宽度，得到延时最小值对应的MOS管宽度值，进而得到加固组合逻辑单元电路结构，最后使用测试向量对得到的加固组合逻辑单元电路结构进行测试，得到特征化参数。
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公开(公告)号：CN105141291A
公开(公告)日：2015-12-09
申请号：CN201510346149.X
申请日：2015-06-19
Applicant: 北京控制工程研究所
IPC: H03K3/02
Abstract: 一种基于单相位时钟的抗辐射触发器电路结构，包括时钟生成模块、数据滤波模块、第一单相位时钟基本触发器模块、第二单相位时钟基本触发器模块、第三单相位时钟基本触发器模块、第一DICE加固模块、第二DICE加固模块、第三DICE加固模块、第一C单元模块、第二C单元模块、第三C单元模块和选举模块。本发明触发器电路结构采用单相时钟技术，与现有的触发器技术相比，不仅节省了面积开销并降低功耗，而且避免了主从结构触发器中的时序冗余，提升触发器的时序性能，另外本发明触发器电路结构采用混合DICE+TMR结构，提高了触发器的触发脉冲，增强了抗单粒子翻转和单粒子脉冲的能力。
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公开(公告)号：CN104657238A
公开(公告)日：2015-05-27
申请号：CN201510070076.6
申请日：2015-02-10
Applicant: 北京控制工程研究所
IPC: G06F11/16
Abstract: 本发明一种基于阵列结构的可重构容错方法，步骤如下：(1)采用硬件描述语言生成一个基于阵列结构的可重构模型，包括N×N节点阵列结构和节点间互联关系，以及与节点连接的功能模块；(2)以FPGA为载体生成可重构阵列模型的硬件电路，该电路能够通过I/O接口被处理器访问和操作；(3)构建可重构阵列模型中N×N个节点之间的通信协议；(4)基于处理器通过步骤(3)建立的通信协议实现对可重构阵列模型的重构。
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公开(公告)号：CN104579314A
公开(公告)日：2015-04-29
申请号：CN201410844496.0
申请日：2014-12-30
Applicant: 北京控制工程研究所
IPC: H03K19/177
Abstract: 本发明提供一种针对SRAM型FPGA的可靠性优化方法，该方法包括如下步骤：以查找表LUT为单位，建立含有逻辑屏蔽效应的功能等价类；对网表中各查找表的可靠性进行评估；根据可靠性评估的结果，对于电路中输入地址线未完全使用的查找表，进行可靠性优化；对优化后的电路可靠性进行评估，计算优化效果；本发明充分利用FPGA电路中存在的空闲资源，在不带来额外面积开销的前提下有效提高电路可靠性，并且具有计算复杂度低，对电路性能影响小，不依赖于特定FPGA芯片物理结构，应用范围广等特点。
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Patent Agency Ranking
公开(公告)号：CN104461764A
公开(公告)日：2015-03-25
申请号：CN201410782611.6
申请日：2014-12-16
Applicant: 北京控制工程研究所
IPC: G06F11/10
Abstract: 本发明提供一种内置CRC校验码的FPGA配置文件生成方法，该方法包括如下步骤：以EDA工具生成的FPGA配置文件为基础，按照特征值读取配置文件中所包含的FPGA配置信息，并按帧计算其对应的CRC校验码；在配置文件中搜索空白区域；将计算得到的配置帧CRC校验码写入搜索得到的空白区即可完成内置CRC校验码的FPGA配置文件生成，本发明能充分利用原始FPGA配置文件中的空闲资源，在不带来额外软硬件开销的基础下实现FPGA校验信息和配置信息的同时同地存储，并且计算过程不依赖于特定的FPGA芯片物理结构，便于硬件资源有限的平台实现FPGA配置信息回读校验达成系统容错目的，具有广泛的应用前景。
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公开(公告)号：CN112948294B
公开(公告)日：2024-02-09
申请号：CN202110297635.2
申请日：2021-03-19
Applicant: 北京控制工程研究所
Abstract: 本发明涉及面向SOC的全域并行收发数据的双通道SpaceWire控制器及控制方法，属于芯片设计领域；采用读写分离的通道主动申请总线、自主并行收发数据，无需SOC中CPU参与；收发数据采用分时分块传输，每次猝发传输；并行传输数据通过增加CRC校验和ID号的机制保证数据传输的可靠性和一致性。本发明实现了高速总线控制器在数据链路端实现自主传输数据的要求，并可应用于SOC中含高速总线接口的设计中，具有较高的可移植性和通用性。(56)对比文件巴峰;陈湘陇;华广胜;经小川;杨铭.测试系统的SpaceWire节点控制器的研发.现代测量与实验室管理.2016,(第02期),全文.柳萌;安军社;史毅龙;江源源;姜文奇.SpaceWire高速总线节点控制器的设计与实现.电子技术应用.2018,(第11期),全文.
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公开(公告)号：CN110138665A
公开(公告)日：2019-08-16
申请号：CN201910389470.4
申请日：2019-05-10
Applicant: 北京控制工程研究所
IPC: H04L12/771 , H04L12/935 , H04Q11/00
Abstract: 本发明提供了一种吉比特级SpaceWire路由器，属于路由器技术领域。本发明实施例提供的吉比特级SpaceWire路由器，通过光纤接收外部收发器发送的串行编码后通过16B/20B编解码器将所述串行编码转换为并行数据，对所述并行数据进行协议处理后得到上行数据，所述上行数据进行数据转发后重新对所述并行数据进行协议处理得到下行数据，通过16B/20B编解码器将下行数据转换为串行数据，通过光纤将转换的串行数据发送给所述外部收发器，既提高了物理带宽上限，又使得一个时钟周期能够处理16位信息，达到了DS编码数据处理能力的16倍，实现最大数据传输率能够超过1Gbps。
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公开(公告)号：CN110134504A
公开(公告)日：2019-08-16
申请号：CN201910351821.2
申请日：2019-04-28
Applicant: 北京控制工程研究所
Abstract: 本发明提供了一种基于有限状态机的操作系统需求层形式化建模方法及装置，属于嵌入式操作系统领域。该方法响应于对操作系统需求层进行建模的请求，从操作系统功能模块数据库中，获取操作系统对应的多个功能模块、各功能模块对应的至少两种子状态及引起各功能模块子状态发生变化的至少一种操作，从而确定操作系统的系统状态及引起系统状态变化的触发事件；根据确定的系统状态及引起系统状态变化的触发事件，建立基于有限状态机的操作系统需求层形式化模型。本发明具有良好的复用性、适应性和灵活性，可以准确地描述操作系统的运行过程，为下一步形式化验证奠定基础，以便更早地发现是否有潜在的错误，有助于完成整个操作系统的形式化验证。
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公开(公告)号：CN105357147B
公开(公告)日：2018-12-21
申请号：CN201510859856.9
申请日：2015-11-30
Applicant: 北京控制工程研究所
IPC: H04L12/861 , H04L12/863 , H04L12/24 , G06F15/173
Abstract: 一种高速高可靠的片上网络适配单元，包括资源接口模块、DMA控制模块、数据同步模块、网络接口模块；资源接口模块产生接收使能、发送使能，DMA控制模块进行接收使能时，控制数据同步模块、网络接口模块进行数据接收，进行发送使能时，控制数据同步模块、网络接口模块进行数据发送，数据同步模块进行接收使能时允许网络接口模块写入数据并送至接收缓冲区，进行发送使能时允许网络接口模块从发送缓冲区读取数据并发送，网络接口模块进行接收使能时收到网络数据包后送至数据同步模块，进行发送使能时读取数据形成网络数据包发送至片上路由器。本发明解决了异步时钟域间任意长度数据包高速传输的瓶颈问题，提高了系统实时性。
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