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公开(公告)号：CN112151552B
公开(公告)日：2025-05-09
申请号：CN202010545433.0
申请日：2020-06-15
Applicant: 三星电子株式会社
Abstract: 一种垂直半导体装置，可以包括堆叠结构、沟道结构和下部连接结构。堆叠结构可以包括交替重复堆叠的绝缘层和栅电极。堆叠结构可以与衬底的上表面间隔开。沟道结构可以包括电荷存储结构和沟道。沟道结构可以穿过堆叠结构。下部连接结构可以形成在衬底上。下部连接结构可以与沟道和衬底电连接。下部连接结构的侧壁可以包括突出部，该突出部设置在从衬底的上表面开始的所述侧壁在竖直方向上的中心部分处。该垂直半导体装置可以具有高可靠性。
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公开(公告)号：CN112670293B
公开(公告)日：2025-01-14
申请号：CN202011024561.7
申请日：2020-09-25
Applicant: 三星电子株式会社
Abstract: 公开了半导体存储器装置及其制造方法。一种半导体存储器装置包括：堆叠结构，其包括交替地堆叠在衬底上的多个电极和多个介电层；竖直沟道结构，其穿透堆叠结构；以及导电焊盘，其位于竖直沟道结构上。竖直沟道结构包括半导体图案和在半导体图案与电极之间的竖直介电图案。半导体图案的上部包括包含卤素元素的杂质区。半导体图案的上部与导电焊盘相邻。
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公开(公告)号：CN111261637B
公开(公告)日：2024-09-03
申请号：CN201910953065.0
申请日：2019-10-09
Applicant: 三星电子株式会社
Abstract: 提供了一种垂直存储器件，所述垂直存储器件包括：沟道连接图案，所述沟道连接图案位于衬底上；栅电极，所述栅电极在所述沟道连接图案上沿第一方向彼此间隔开；以及沟道，所述沟道沿所述第一方向延伸穿过所述栅电极和所述沟道连接图案。每个所述栅电极沿基本上平行于所述衬底的上表面的第二方向延伸，所述第一方向基本上垂直于所述衬底的所述上表面。在所述垂直存储器件的截面图中，所述沟道连接图案的中间部分的上表面在所述第一方向上的高度分别低于所述沟道连接图案的与所述沟道相邻的端部的所述上表面在所述第一方向上的高度，以及所述沟道连接图案的与所述沟道相对的端部的上表面在所述第一方向上的高度。
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公开(公告)号：CN110518014B
公开(公告)日：2024-08-13
申请号：CN201910417914.0
申请日：2019-05-20
Applicant: 三星电子株式会社
Abstract: 公开了一种三维半导体存储器器件及其制造方法。所述方法包括：在衬底上顺序地形成牺牲图案和源极导电层，在所述源极导电层上形成包括多个绝缘层和多个牺牲层的模具结构，形成穿透所述模具结构的多个垂直结构，形成穿透所述模具结构的沟槽，在所述沟槽的侧壁上形成牺牲隔离物，移除所述牺牲图案以形成水平凹陷区，移除所述牺牲隔离物，以及形成填充所述水平凹陷区的源极导电图案。
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公开(公告)号：CN118354610A
公开(公告)日：2024-07-16
申请号：CN202311797186.3
申请日：2023-12-25
Applicant: 三星电子株式会社
Abstract: 一种半导体器件，包括：第一衬底结构，包括第一衬底、电路器件和第一接合焊盘；以及第二衬底结构，连接到第一衬底结构。第二衬底结构包括：源极结构；栅电极，在源极结构下方在第一方向上彼此堆叠并间隔开；第一接触插塞，电连接到栅电极并且沿第一方向延伸；第二接触插塞，在栅电极的外侧沿第一方向延伸，并且通过上端电连接到源极结构；扩散屏障，在第二接触插塞和源极结构之间，其中，其下端的高度高于栅电极的最上表面的高度；以及第二接合焊盘，在栅电极下方并且连接到第一接合焊盘。
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Patent Agency Ranking
公开(公告)号：CN117750770A
公开(公告)日：2024-03-22
申请号：CN202310647814.3
申请日：2023-06-02
Applicant: 三星电子株式会社
Abstract: 提供了一种三维半导体存储器装置及其制造方法。该三维半导体存储器装置可包括：衬底；衬底上的外围电路结构；以及外围电路结构上的单元阵列结构。单元阵列结构可包括：包括交替地堆叠在彼此上的层间绝缘层和导电图案的堆叠件；堆叠件上的源结构；以及在堆叠件中延伸并且电连接至源结构的底表面的竖直结构。竖直结构可包括沟道层，沟道层包括分别位于在堆叠件中延伸的竖直沟道孔中的第一部分和在堆叠件与源结构之间的区中延伸并且电连接至第一部分的第二部分。
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公开(公告)号：CN107919362B
公开(公告)日：2023-05-02
申请号：CN201710863071.8
申请日：2017-09-21
Applicant: 三星电子株式会社
Abstract: 一种半导体存储器件可以包括：堆叠结构，包括交替地堆叠在衬底上的多个绝缘层和多个栅电极；下半导体图案，从衬底的顶部突出；竖直绝缘图案，从衬底沿竖直方向延伸并穿透堆叠结构；和竖直沟道图案，在竖直绝缘图案的内表面上并且接触下半导体图案，其中下半导体图案的上部包括具有曲面形外形的凹入区域，并且在凹入区域中，竖直沟道图案的下部的外表面沿着凹入区域的曲面接触下半导体图案。
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公开(公告)号：CN114613781A
公开(公告)日：2022-06-10
申请号：CN202111454794.5
申请日：2021-12-01
Applicant: 三星电子株式会社
IPC: H01L27/11582 , H01L27/11556
Abstract: 公开了半导体装置和电子系统。该半导体装置包括衬底上的栅极堆叠结构、在衬底上在第一方向上延伸并且将栅极堆叠结构分离的分离结构、以及穿透栅极堆叠结构的竖直结构。每个栅极堆叠结构包括单元介电层和包括上电极的电极、在电极与单元介电层之间延伸的阻挡层、在第一方向上延伸并且穿透上电极以将每个上电极分离成在与第一方向相交的第二方向上彼此间隔开的段的分离介电图案、以及分离介电图案与上电极之间的封盖图案。封盖图案位于每个上电极的侧壁上，并且在垂直于衬底的顶表面的第三方向上彼此间隔开。每个封盖图案位于阻挡层的侧壁上。
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公开(公告)号：CN112349727A
公开(公告)日：2021-02-09
申请号：CN202010418938.0
申请日：2020-05-18
Applicant: 三星电子株式会社
IPC: H01L27/11568 , H01L27/11578 , H01L27/11582
Abstract: 公开了一种三维半导体存储器装置。所述装置可以包括：衬底上的第一源导电图案，其包括包含第一晶粒的多晶材料，衬底可以包括包含第二晶粒的多晶材料，第一晶粒的粒度小于第二晶粒的粒度；堆叠件，其包括多个栅电极，所述多个栅极堆叠在第一源导电图案上；以及竖直沟道部分，其穿透堆叠件和第一源导电图案，并且竖直沟道部分与第一源导电图案的侧表面接触。
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公开(公告)号：CN106716638B
公开(公告)日：2021-01-29
申请号：CN201480082144.4
申请日：2014-09-26
Applicant: 三星电子株式会社
IPC: H01L27/11578
Abstract: 本发明构思提供了半导体存储器件及其制造方法。所述半导体存储器件可以包括：多个栅极，竖直地堆叠在基底上；竖直沟道，填充竖直地贯穿所述多个栅极的沟道孔；存储层，在沟道的内侧壁上竖直地延伸。竖直沟道可以包括：下沟道，填充沟道孔的下部区域并电连接至基底；上沟道，填充沟道孔的上部区域并接触下沟道。上沟道可以在沟道孔的上部区域中沿存储层和下沟道延伸并且可以具有均匀的厚度。
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