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公开(公告)号：CN112635456B
公开(公告)日：2025-05-06
申请号：CN202011050878.8
申请日：2020-09-29
Applicant: 三星电子株式会社
Abstract: 本发明提供一种半导体器件，其包括：第一有源图案和第二有源图案，其在基板上在第一方向上延伸；第一栅电极和第二栅电极，其在第二方向上延伸以与第一有源图案和第二有源图案相交；第一源极/漏极接触，其在第二方向上延伸并分别连接到第一有源图案的第一源极/漏极区域和第二有源图案的第二源极/漏极区域；第一源极/漏极通路，其连接到第一源极/漏极接触；第一单元分隔膜，其在第二方向上延伸并与第一有源图案和第二有源图案交叉，在第一源极/漏极接触和第二栅电极之间；第一栅极通路，其连接到第二栅电极并与第一源极/漏极通路一起沿着第一方向排列；以及第一连接配线，其在第一方向上延伸并且连接第一源极/漏极通路和第一栅极通路。
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公开(公告)号：CN118366990A
公开(公告)日：2024-07-19
申请号：CN202311743963.6
申请日：2023-12-18
Applicant: 三星电子株式会社
IPC: H01L27/092 , H01L23/48 , H01L23/528 , H01L21/8238 , G06F30/394
Abstract: 一种集成电路可以包括：栅电极，包括在第一方向上间隔开的第一栅电极和第二栅电极、以及在第一方向上间隔开的第三栅电极和第四栅电极。第二栅电极和第三栅电极接收第一控制信号，并且第一栅电极和第四栅电极接收第二控制信号。该集成电路还包括在第一栅电极和第二栅电极之间的第一漏区、以及在第三栅电极和第四栅电极之间的第二漏区，其中，第一漏区和第二漏区彼此电连接。该集成电路包括连接到第一漏区和第二漏区以及第一栅电极至第四栅电极中的至少一个的正面配线层、以及连接到第一漏区和第二漏区以及第一栅电极至第四栅电极中的至少另一个的背面配线层。
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公开(公告)号：CN112786583A
公开(公告)日：2021-05-11
申请号：CN202011192165.5
申请日：2020-10-30
Applicant: 三星电子株式会社
IPC: H01L27/02
Abstract: 一种集成电路包括：第一标准单元，包括第一第一类型晶体管、第一第二类型晶体管、第三第二类型晶体管和第三第一类型晶体管；第二标准单元，包括第二第一类型晶体管、第二第二类型晶体管、第四第二类型晶体管和第四第一类型晶体管；以及多个布线层，设置在所述第一标准单元和所述第二标准单元上并且包括顺序堆叠的第一布线层、第二布线层和第三布线层。所述第一第一类型晶体管的源极接触和所述第二第一类型晶体管的源极接触通过所述多个布线层的第一电源轨电连接，并且所述第三第一类型晶体管的源极接触和所述第四第一类型晶体管的源极接触通过多个布线层的第二电源轨电连接。
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公开(公告)号：CN110504263A
公开(公告)日：2019-11-26
申请号：CN201910148266.3
申请日：2019-02-27
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L27/02
Abstract: 一种集成电路，包括：布置在沿第一水平方向延伸的第一行中的第一单元，布置在与第一行相邻的第二行中的第二单元，以及连续地布置在第一行和第二行中的第三单元。第一单元和第二单元包括在第一水平方向上延伸的第一电力线的相应部分，第三单元包括在第一行中电连接到第一电力线并且在第一水平方向上延伸的第二电力线。
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公开(公告)号：CN109087914A
公开(公告)日：2018-12-25
申请号：CN201810609378.X
申请日：2018-06-13
Applicant: 三星电子株式会社
Abstract: 提供一种集成电路及产生集成电路的布局的计算机实施方法，所述集成电路包含多个标准单元，各标准单元包含前段工艺(front-end-of-line，FEOL)区域和在FEOL区域上的后段工艺(back-end-of-line，BEOL)区域，FEOL区域包含在第一水平方向上延伸的至少一个栅极线。多个标准单元中的第一标准单元的BEOL区域包含在竖直方向上不与第一标准单元的FEOL区域交叠的檐部，檐部在垂直于第一水平方向的第二水平方向上突起。
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Patent Agency Ranking
公开(公告)号：CN110518009B
公开(公告)日：2023-10-24
申请号：CN201910383239.4
申请日：2019-05-09
Applicant: 三星电子株式会社
IPC: H01L27/02 , H01L23/535 , G06F30/392
Abstract: 本公开提供了包括马蹄足结构导电图案的集成电路。该集成电路包括标准单元。标准单元可以包括多条栅线和多个第一布线。所述多个第一布线可以包括马蹄足结构导电图案，该马蹄足结构导电图案包括彼此间隔开的第一导电图案和第二导电图案。第一导电图案和第二导电图案中的每个可以包括在第一方向上延伸的第一线图案和在垂直于第一方向的方向上从第一线图案的一端突出的第二线图案。所述多条栅线可以在第一方向上彼此间隔开第一节距，并且所述多个第二布线可以在第一方向上彼此间隔开第二节距。第一节距可以大于第二节距。
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公开(公告)号：CN109087914B
公开(公告)日：2023-06-23
申请号：CN201810609378.X
申请日：2018-06-13
Applicant: 三星电子株式会社
IPC: H01L27/02 , G06F30/392
Abstract: 提供一种集成电路及产生集成电路的布局的计算机实施方法，所述集成电路包含多个标准单元，各标准单元包含前段工艺(front‑end‑of‑line，FEOL)区域和在FEOL区域上的后段工艺(back‑end‑of‑line，BEOL)区域，FEOL区域包含在第一水平方向上延伸的至少一个栅极线。多个标准单元中的第一标准单元的BEOL区域包含在竖直方向上不与第一标准单元的FEOL区域交叠的檐部，檐部在垂直于第一水平方向的第二水平方向上突起。
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公开(公告)号：CN115394773A
公开(公告)日：2022-11-25
申请号：CN202210188963.3
申请日：2022-02-28
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L21/8234
Abstract: 提供了一种半导体器件及其制造方法。所述半导体器件可以包括：衬底，所述衬底包括在第一方向上彼此相邻并共享单元边界的第一逻辑单元和第二逻辑单元；第一金属层，所述第一金属层位于所述衬底上，所述第一金属层包括电力线，所述电力线设置在所述单元边界上以在与所述第一方向交叉的第二方向上延伸并具有平行于所述第二方向的中心线；以及第二金属层，所述第二金属层位于所述第一金属层上。所述第二金属层可以包括设置在所述第一逻辑单元和所述第二逻辑单元中的每一者上的第一上互连线和第二上互连线。所述第一上互连线可以沿着第一互连轨道在第一方向上延伸。所述第二上互连线可以沿着第二互连轨道在所述第一方向上延伸。
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公开(公告)号：CN115117052A
公开(公告)日：2022-09-27
申请号：CN202210130051.0
申请日：2022-02-11
Applicant: 三星电子株式会社
Abstract: 公开了提供增加的引脚接入点的集成电路及其设计方法。所述集成电路包括：第一单元，所述第一单元包括在第一线路层中沿着第一轨迹在第一方向上延伸的第一下图案；以及第二单元，所述第二单元包括在所述第一线路层中沿着所述第一轨迹在所述第一方向上延伸的第二下图案，并且所述第二下图案与所述第一下图案相距所述第一线路层的最小间距或者更远，其中，所述第一下图案对应于所述第一单元的引脚，并且与所述第一下图案距所述第一单元与所述第二单元之间的边界相比，所述第二下图案距所述第一单元与所述第二单元之间的边界更远。
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公开(公告)号：CN114975423A
公开(公告)日：2022-08-30
申请号：CN202210136514.4
申请日：2022-02-15
Applicant: 三星电子株式会社
IPC: H01L27/02 , H01L23/528 , G06F30/3947
Abstract: 一种集成电路(IC)包括：多个栅电极，在第一方向上延伸并在与第一方向正交的第二方向上排列；多个第一电源线，在第一方向上延伸以向标准单元供电，并分别被布置为与栅电极的第一侧相邻；以及多个信号线，在第一方向上延伸以传输标准单元的输入信号或输出信号，并分别被布置为与栅电极的第二侧相邻。
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