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公开(公告)号：CN101135840B
公开(公告)日：2011-05-18
申请号：CN200610142919.X
申请日：2006-10-31
Applicant: 三星电子株式会社
CPC classification number: H01L21/0337
Abstract: 在形成掩模结构的方法中，在衬底上形成第一掩模，第一掩模包括具有多个掩模图形部分的第一掩模图形和具有边角部分的第二掩模图形，该多个掩模图形部分在其间具有开口，该边角部分的内侧壁是弯曲的。在第一掩模上形成牺牲层。在该牺牲层上形成硬掩模层。在部分地除去硬掩模层，直到邻近于边角部分的牺牲层被露出之后，由除去牺牲层之后的空间中剩下的硬掩模层形成第二掩模。在衬底上可以容易地形成具有精细结构的微小图形。
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公开(公告)号：CN101135840A
公开(公告)日：2008-03-05
申请号：CN200610142919.X
申请日：2006-10-31
Applicant: 三星电子株式会社
CPC classification number: H01L21/0337
Abstract: 在形成掩模结构的方法中，在衬底上形成第一掩模，第一掩模包括具有多个掩模图形部分的第一掩模图形和具有边角部分的第二掩模图形，该多个掩模图形部分在其间具有开口，该边角部分的内侧壁是弯曲的。在第一掩模上形成牺牲层。在该牺牲层上形成硬掩模层。在部分地除去硬掩模层，直到邻近于边角部分的牺牲层被露出之后，由除去牺牲层之后的空间中剩下的硬掩模层形成第二掩模。在衬底上可以容易地形成具有精细结构的微小图形。
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公开(公告)号：CN101719381A
公开(公告)日：2010-06-02
申请号：CN200910178279.1
申请日：2009-10-09
Applicant: 三星电子株式会社
CPC classification number: G11C16/0483 , H01L27/11521 , H01L27/11524
Abstract: 本发明提供了一种具有公共位线结构的非易失性存储器件，其包括具有NAND单元阵列结构的多个单位元件，其布置在多个存储串的每个中且每个单位元件包括控制栅极和电荷存储层。多条公共位线每条公共连接到存储串中一对存储串的每个的端部。设置了具有第一驱动电压的第一选择晶体管和与第一选择晶体管串联并具有小于第一驱动电压的第二驱动电压的多个第二选择晶体管。第一和第二选择晶体管布置在公共位线与存储串的单位元件之间。第一串选择线连接到一对存储串的第一存储串的第一和第二选择晶体管之一。第二串选择线连接到一对存储串的第二存储串的第一和第二选择晶体管之一。多条字线连接到具有NAND单元阵列结构且布置在相同行中的单位元件的控制栅极。
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Patent Agency Ranking
公开(公告)号：CN1760754A
公开(公告)日：2006-04-19
申请号：CN200510108599.1
申请日：2005-10-11
Applicant: 三星电子株式会社
CPC classification number: H01L21/0274 , H01L21/0279
Abstract: 一种制造半导体器件的方法，包括，在衬底上形成材料层，在材料层上形成掩模层，以及将氮离子注入掩模层中，以减小其光吸收。在材料层和衬底之间可以形成对准键，以及可以通过注入的掩模层光学地确定对准键的位置。注入的掩模层可以被构图，以限定掩模图形，以及可以使用掩模图形作为刻蚀掩模，构图材料层。还论述了相关器件。
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公开(公告)号：CN101572226B
公开(公告)日：2013-04-24
申请号：CN200910134899.5
申请日：2009-04-15
Applicant: 三星电子株式会社
IPC: H01L21/027 , G03F7/004 , H01L21/768
CPC classification number: H01L21/027 , G03F7/0035 , G03F7/40 , H01L21/0273 , H01L21/0338 , H01L21/32139
Abstract: 本发明公开了一种形成半导体器件的精细图案的方法。本发明提供了根据采用酸扩散的双图案化工艺形成半导体器件的精细图案的方法。在此方法中，多个第一掩模图案形成在衬底上以便彼此分隔。包括酸源的盖膜形成在多个第一掩模图案的每个的侧壁和上表面上。第二掩模层形成在盖膜上。通过将从盖膜的酸源获得的酸扩散到第二掩模层中，多个酸扩散区域形成在第二掩模层内。多个第二掩模图案由第二掩模层的残余部分形成，该第二掩模层的残余部分在去除第二掩模层的酸扩散区域之后保留在第一间隔中。
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公开(公告)号：CN101086961A
公开(公告)日：2007-12-12
申请号：CN200710104108.5
申请日：2007-05-16
Applicant: 三星电子株式会社
IPC: H01L21/033 , G03F7/00
CPC classification number: H01L21/0337
Abstract: 一种形成半导体器件的方法，包括在目标层上形成第一掩模图形，该第一掩模图形露出目标层的第一部分；形成中间材料层，包括在第一掩模图形的侧面和目标层的第一部分上淀积中间材料层薄膜；以及减薄中间材料层薄膜，以形成中间材料层，形成露出中间材料层的第二部分的第二掩模图形，除去中间材料层的露出第二部分，以露出该目标层，以及使用第一和第二掩模图形作为构图掩模，构图该目标层。
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公开(公告)号：CN101086961B
公开(公告)日：2011-06-01
申请号：CN200710104108.5
申请日：2007-05-16
Applicant: 三星电子株式会社
IPC: H01L21/033 , G03F7/00
CPC classification number: H01L21/0337
Abstract: 一种形成半导体器件的方法，包括在目标层上形成第一掩模图形，该第一掩模图形露出目标层的第一部分；形成中间材料层，包括在第一掩模图形的侧面和目标层的第一部分上淀积中间材料层薄膜；以及减薄中间材料层薄膜，以形成中间材料层，形成露出中间材料层的第二部分的第二掩模图形，除去中间材料层的露出第二部分，以露出该目标层，以及使用第一和第二掩模图形作为构图掩模，构图该目标层。
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公开(公告)号：CN101572226A
公开(公告)日：2009-11-04
申请号：CN200910134899.5
申请日：2009-04-15
Applicant: 三星电子株式会社
IPC: H01L21/027 , G03F7/004 , H01L21/768
CPC classification number: H01L21/027 , G03F7/0035 , G03F7/40 , H01L21/0273 , H01L21/0338 , H01L21/32139
Abstract: 本发明公开了一种形成半导体器件的精细图案的方法。本发明提供了根据采用酸扩散的双图案化工艺形成半导体器件的精细图案的方法。在此方法中，多个第一掩模图案形成在衬底上以便彼此分隔。包括酸源的盖膜形成在多个第一掩模图案的每个的侧壁和上表面上。第二掩模层形成在盖膜上。通过将从盖膜的酸源获得的酸扩散到第二掩模层中，多个酸扩散区域形成在第二掩模层内。多个第二掩模图案由第二掩模层的残余部分形成，该第二掩模层的残余部分在去除第二掩模层的酸扩散区域之后保留在第一间隔中。
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