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公开(公告)号：CN116390480A
公开(公告)日：2023-07-04
申请号：CN202211710689.8
申请日：2022-12-29
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 提供一种半导体装置和数据存储系统。半导体装置包括形成将位线或字线与上连接图案彼此电连接的信号路径的接触插塞，下绝缘结构包括第一绝缘部分和第二绝缘部分；接触插塞穿透第二绝缘部分并接触上连接图案；第一绝缘部分包括第一下层和第二下层，第二下层具有小于第一下层的厚度；第二绝缘部分包括接触第二下层并覆盖上连接图案的上表面的一部分的第一上层以及在第一上层上的第二上层，第二上层具有大于第一上层的厚度；并且第二下层和第一上层的材料不同于第一下层和第二上层的材料。
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公开(公告)号：CN116322055A
公开(公告)日：2023-06-23
申请号：CN202211531855.8
申请日：2022-12-01
Applicant: 三星电子株式会社
Abstract: 讨论了一种三维半导体存储器件和包括其的电子系统。该器件可以包括：堆叠结构，包括交替堆叠在基板上的电极层和电极间绝缘层；一个或更多个垂直半导体结构，延伸到堆叠结构中并与基板相邻；一个或更多个垂直导电结构，在第一方向上排列在所述一个或更多个垂直半导体结构中的相邻垂直半导体结构之间，并且延伸到堆叠结构中且与基板相邻；以及在堆叠结构上的导电线部分，在第一方向上延伸以将所述一个或更多个垂直导电结构彼此连接。导电线部分和垂直导电结构可以被连接以形成单个单元。
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公开(公告)号：CN117896985A
公开(公告)日：2024-04-16
申请号：CN202310754537.6
申请日：2023-06-25
Applicant: 三星电子株式会社
Abstract: 提供了一种三维半导体存储器装置和包括其的电子系统。所述三维半导体存储器装置可以包括基底、包括交替堆叠在基底上的层间绝缘层和栅电极的堆叠件、在每个栅电极的垫部上的虚设垫、在基底和堆叠件之间的源极结构以及穿透堆叠件和源极结构的第一垂直沟道结构。垫部可以包括与虚设垫竖直叠置的第一垫部和与虚设垫水平叠置的第二垫部。第一垫部和第二垫部可以与虚设垫间隔开并且层间绝缘层中的一个层间绝缘层可以置于第一垫部和虚设垫之间。层间绝缘层中的一个层间绝缘层可以经由连接部分从第一部分连续地延伸到第二部分。
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公开(公告)号：CN116981254A
公开(公告)日：2023-10-31
申请号：CN202310222534.8
申请日：2023-03-09
Applicant: 三星电子株式会社
IPC: H10B41/20
Abstract: 一种半导体器件，包括第一半导体结构和第二半导体结构，第一半导体结构包括：第一衬底；电路器件，设置在第一衬底上；以及第一金属接合层，设置在电路器件上，第二半导体结构包括：栅电极，在垂直于第一金属接合层的上表面的第一方向上彼此间隔开并堆叠；沟道结构，穿过栅电极，在第一方向上延伸，并分别包括沟道层；第二金属接合层，设置在沟道结构和栅电极下方，并连接到第一金属接合层；位线，设置在沟道结构下方，在垂直于第一方向的第二方向上延伸，并彼此间隔开；以及源极线，设置在沟道结构上，在垂直于第二方向的第三方向上延伸，并彼此间隔开。沟道结构分别设置在位线和源极线彼此交叉的交叉区中。
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公开(公告)号：CN115411050A
公开(公告)日：2022-11-29
申请号：CN202210409971.6
申请日：2022-04-19
Applicant: 三星电子株式会社
IPC: H01L27/11575 , H01L27/11568 , H01L27/11573
Abstract: 一种集成电路装置，包括：衬底；外围布线电路，其包括旁路通孔并且设置在衬底上；外围电路，其包括围绕外围布线电路的至少一部分的层间绝缘层；以及存储器单元阵列，其设置在外围电路上并且与外围电路重叠。存储器单元阵列包括基底衬底、设置在基底衬底上的多条栅极线、以及穿透多条栅极线的多个沟道。集成电路装置还包括插入在外围电路与存储器单元阵列之间的阻挡层。阻挡层包括从阻挡层的顶表面穿透到下表面的旁路孔。旁路通孔设置在旁路孔中。
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Patent Agency Ranking
公开(公告)号：CN115589732A
公开(公告)日：2023-01-10
申请号：CN202210786416.5
申请日：2022-07-04
Applicant: 三星电子株式会社
Abstract: 一种半导体器件，包括：第一结构，包括外围电路；以及第二结构，在第一结构上。第二种结构包括：堆叠结构，该堆叠结构包括第一堆叠结构和第二堆叠结构；分离结构，穿过第一堆叠结构；存储器竖直结构，在分离结构之间并穿过第一堆栈结构；以及电容器，包括第一电容器电极和第二电容器电极，第一电容器电极和第二电容器电极穿过第二堆叠结构并彼此平行地延伸。第一堆叠结构包括间隔开的栅电极和与栅电极交替地堆叠的层间绝缘层。第二堆叠结构包括间隔开的第一绝缘层和与第一绝缘层交替地堆叠的第二绝缘层。第一电容器电极和第二电容器电极中的每一个具有线形。第一绝缘层和第二绝缘层包括彼此不同的材料。第二绝缘层包括与层间绝缘层相同的材料。
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公开(公告)号：CN118695597A
公开(公告)日：2024-09-24
申请号：CN202410172881.9
申请日：2024-02-06
Applicant: 三星电子株式会社
Abstract: 非易失性存储器件包括：衬底，包括存储单元区域和连接区域；模制结构，包括交替堆叠的多个栅电极和多个模制绝缘层；沟道结构，在存储单元区域中穿过模制结构；第一单元接触部，在连接区域中穿过模制结构，连接到第一栅电极，并且与第二栅电极电断开；多个支撑结构，在连接区域中在平面上围绕第一单元接触部，并且延伸穿过模制结构；以及坝结构，在连接区域中位于第一单元接触部和第二栅电极之间，并且与第一单元接触部间隔开，绝缘环介于坝结构与第一单元接触部之间。
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公开(公告)号：CN116033757A
公开(公告)日：2023-04-28
申请号：CN202211285735.4
申请日：2022-10-20
Applicant: 三星电子株式会社
Abstract: 一种半导体器件包括堆叠结构，该堆叠结构包括栅极堆叠区和虚设堆叠区。栅极堆叠区包括交替堆叠的层间绝缘层和栅电极。虚设堆叠区包括交替堆叠的虚设绝缘层和虚设水平层。分离结构穿透堆叠结构。垂直存储结构在第一区域中穿透栅极堆叠区。多个栅极接触结构在第二区域中电连接到栅电极。栅电极包括第一栅电极和设置在比第一栅电极的水平高的水平上的第二栅电极。每个栅极接触结构包括栅极接触插塞和第一绝缘间隔物。栅极接触插塞包括第一栅极接触插塞和第二栅极接触插塞，第一栅极接触插塞穿透第二栅电极并接触第一栅电极，第二栅极接触插塞接触第二栅电极。
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公开(公告)号：CN114582883A
公开(公告)日：2022-06-03
申请号：CN202111453294.X
申请日：2021-12-01
Applicant: 三星电子株式会社
IPC: H01L27/11582 , H01L27/11556
Abstract: 本发明公开一种半导体器件和包括该半导体器件的数据存储系统，该半导体器件包括：基板，包括第一区域和第二区域；栅电极，在第一方向上堆叠在第一区域上，在第二区域上以不同的长度在第二方向上延伸，并分别包括在第二区域中的焊盘区域，该焊盘区域具有被向上暴露的上表面；与栅电极交替堆叠的层间绝缘层；沟道结构，在第一方向上延伸并穿透栅电极；插塞绝缘层，在焊盘区域下面与层间绝缘层交替地设置并平行于栅电极；以及接触插塞，在第一方向上延伸并分别穿透焊盘区域和在焊盘区域下面的插塞绝缘层。在每个栅电极中，焊盘区域具有与除了焊盘区域之外的区域的物理特性不同的物理特性。
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公开(公告)号：CN113889481A
公开(公告)日：2022-01-04
申请号：CN202110587998.X
申请日：2021-05-27
Applicant: 三星电子株式会社
IPC: H01L27/11565 , H01L27/1157 , H01L27/11573 , H01L27/11582
Abstract: 一种三维半导体存储器件，包括：外围电路结构；以及在外围电路结构上的单元阵列结构。外围电路结构包括：在衬底上的下布线；在下布线上的停止绝缘层；在下布线上的接触通路；停止绝缘层上的浮置通路；以及，在接触通路上的上布线。浮置通路不接触下布线。接触通路穿过停止绝缘层中的通路孔接触下布线。上布线接触接触通路。
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