公开(公告)号：CN118695597A

公开(公告)日：2024-09-24

申请号：CN202410172881.9

申请日：2024-02-06

Applicant: 三星电子株式会社

Inventor： 俞炳益 ,  高承范 ,  权泰穆 ,  孙畅津 ,  吕次东 ,  李瑟智 ,  李昇珉

IPC: H10B41/35 ,  H10B41/41 ,  H10B41/27 ,  H10B43/35 ,  H10B43/40 ,  H10B43/27 ,  H10B80/00

Abstract: 非易失性存储器件包括：衬底，包括存储单元区域和连接区域；模制结构，包括交替堆叠的多个栅电极和多个模制绝缘层；沟道结构，在存储单元区域中穿过模制结构；第一单元接触部，在连接区域中穿过模制结构，连接到第一栅电极，并且与第二栅电极电断开；多个支撑结构，在连接区域中在平面上围绕第一单元接触部，并且延伸穿过模制结构；以及坝结构，在连接区域中位于第一单元接触部和第二栅电极之间，并且与第一单元接触部间隔开，绝缘环介于坝结构与第一单元接触部之间。

公开(公告)号：CN117295336A

公开(公告)日：2023-12-26

申请号：CN202310648333.4

申请日：2023-06-02

Applicant: 三星电子株式会社

Inventor： 李瑟智 ,  金振赫 ,  李秉一 ,  李世勋 ,  全珍愚

IPC: H10B43/27 ,  H10B43/30 ,  H10B41/27 ,  H10B41/30

Abstract: 一种半导体器件包括：存储单元结构，在外围电路结构上；贯通布线区域，在外围电路结构上；以及阻挡结构，围绕贯通布线区域。存储单元结构包括：交替堆叠的栅电极和第一层间绝缘层，栅电极在第二区域上形成阶梯形状；沟道结构；以及隔离区域，贯穿栅电极。贯通布线区域包括：第二层间绝缘层和牺牲绝缘层，在第二区域上交替堆叠；以及贯通接触插塞，贯穿第二层间绝缘层和牺牲绝缘层并电连接到电路器件。牺牲绝缘层中的每一个包括凹陷部分，该凹陷部分从阻挡结构朝向牺牲绝缘层中的每一个水平地凹陷。