公开(公告)号：CN102468283B

公开(公告)日：2016-03-02

申请号：CN201110365462.X

申请日：2011-11-17

Applicant: 三星电子株式会社

Inventor： 李宰求 ,  朴泳雨

IPC: H01L25/00 ,  H01L27/115 ,  H01L23/528 ,  H01L21/8247

CPC classification number: H01L21/76832 ,  H01L27/11519 ,  H01L27/11548 ,  H01L27/11551 ,  H01L27/11556 ,  H01L27/11565 ,  H01L27/11575 ,  H01L27/11578 ,  H01L27/11582

Abstract: 存储器件包括：衬底，在水平方向上延伸；多个绝缘层，在衬底上；以及多个导电图案，至少两个导电图案的每个在相邻的下绝缘层与相邻的上绝缘层之间。多个半导体材料的垂直沟道形成为在垂直方向上延伸穿过多个绝缘层和多个导电图案，栅极绝缘层在导电图案与垂直沟道之间使导电图案与垂直沟道绝缘。该至少两个导电图案具有导电接触区，该至少两个导电图案的导电接触区为台阶构造使得相邻下导电图案的接触区在水平方向上延伸到相邻上导电图案的接触区之外。蚀刻停止层位于导电接触区上，其中蚀刻停止层具有在多个导电图案中的第一个上的第一部分并具有在多个导电图案中的第二个上的第二部分，其中第一部分的厚度大于第二部分的厚度。

公开(公告)号：CN1107340C

公开(公告)日：2003-04-30

申请号：CN99109049.7

申请日：1999-06-15

Applicant: 三星电子株式会社

Inventor： 赵昶贤 ,  李圭现 ,  李宰求 ,  郑相燮

IPC: H01L21/28 ,  H01L21/318 ,  H01L21/3205 ,  H01L21/76 ,  H01L21/00

CPC classification number: H01L21/76897 ,  H01L21/76834

Abstract: 本发明公开了一种半导体器件中的自对准接触焊盘及其形成方法，其中SAC开口与栅间隔层同时形成。形成其上具有栅电极和帽盖层的叠置栅图形之后，淀积用于栅间隔层的绝缘层。在该绝缘层上淀积层间绝缘层。该层间绝缘层具有相对于帽盖层和绝缘层的腐蚀选择性。在层间绝缘层中进行SAC开口，并同时形成栅间隔层。

公开(公告)号：CN1239815A

公开(公告)日：1999-12-29

申请号：CN99109049.7

申请日：1999-06-15

Applicant: 三星电子株式会社

Inventor： 赵昶贤 ,  李圭现 ,  李宰求 ,  郑相燮

IPC: H01L21/28 ,  H01L21/318 ,  H01L21/3205 ,  H01L21/76 ,  H01L21/00

CPC classification number: H01L21/76897 ,  H01L21/76834

Abstract: 本发明公开了一种半导体器件中的自对准接触焊盘及其形成方法，其中SAC开口与栅间隔层同时形成。形成其上具有栅电极和帽盖层的叠置栅图形之后，淀积用于栅间隔层的绝缘层。在该绝缘层上淀积层间绝缘层。该层间绝缘层具有相对于帽盖层和绝缘层的腐蚀选择性。在层间绝缘层中进行SAC开口，并同时形成栅间隔层。

公开(公告)号：CN107275332A

公开(公告)日：2017-10-20

申请号：CN201710217357.9

申请日：2017-04-05

Applicant: 三星电子株式会社

Inventor： 金森宏治 ,  姜信焕 ,  金光洙 ,  朴泳雨 ,  吕次东 ,  李宰求

IPC: H01L27/11563 ,  H01L27/11568 ,  H01L27/11578

Abstract: 提供了半导体存储器装置和集成电路装置。所述半导体存储器装置可包括：堆叠结构，包括堆叠在基底上的字线；第一竖直柱和第二竖直柱，贯穿堆叠结构延伸；第一串选择线，在平面图中与第一竖直柱叠置；第二串选择线，在平面图中与第二竖直柱叠置并且在第一方向上与所述第一串选择线分隔开。在平面图中，第一竖直柱中的一个第一竖直柱的一侧与第二竖直柱中的一个第二竖直柱的一侧之间的最短距离小于第一串选择线的一侧与第二串选择线的一侧之间的最短距离。

公开(公告)号：CN102263065A

公开(公告)日：2011-11-30

申请号：CN201110145035.0

申请日：2011-05-24

Applicant: 三星电子株式会社

Inventor： 李宰求 ,  朴泳雨 ,  俞炳瓘 ,  李东植 ,  朴尚容

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L27/11582 ,  H01L27/11565 ,  H01L27/1157 ,  H01L27/11578 ,  H01L29/66477 ,  H01L29/7926

Abstract: 本发明公开非易失性存储器件及制造方法与包括其的存储模块和系统。一种非易失性存储器件包括：衬底；从衬底突出的沟道层；围绕沟道层的栅极导电层；被布置在沟道层和栅极导电层之间的栅极绝缘层；以及第一绝缘层，其与沟道层隔开，并且被布置在栅极导电层的顶部和底部上。栅极绝缘层在栅极导电层和第一绝缘层之间延伸。

公开(公告)号：CN100468738C

公开(公告)日：2009-03-11

申请号：CN03147820.4

申请日：2003-06-25

Applicant: 三星电子株式会社

Inventor： 郑泰荣 ,  李宰求 ,  朴济民

IPC: H01L27/10 ,  H01L27/108 ,  H01L21/822

CPC classification number: H01L27/10855 ,  H01L21/76895 ,  H01L27/10814 ,  H01L28/91

Abstract: 一种半导体设备包括半导体衬底和形成于半导体衬底之上的中间绝缘层。中间绝缘层优选地包含一个接触焊盘。电容器下电极与接触焊盘电连接。电容器下电极还包括与接触焊盘相连的焊盘形状存储节点；和置于焊盘形状存储节点之上的杯状存储节点。使用这种方法，可以增加电容容量并降低非开放接触。同样可显著减少发生存储节点倾斜问题的几率。

公开(公告)号：CN1222753A

公开(公告)日：1999-07-14

申请号：CN98125611.2

申请日：1998-12-18

Applicant: 三星电子株式会社

Inventor： 赵昶贤 ,  郑弘植 ,  李宰求 ,  姜昌珍 ,  郑相燮 ,  郑澈 ,  郑灿旭

IPC: H01L21/027 ,  H01L21/30 ,  H01L21/306 ,  H01L21/31

CPC classification number: H01L27/10844 ,  H01L21/31144 ,  H01L21/76819 ,  H01L21/7684 ,  H01L21/76897 ,  H01L27/10852 ,  H01L27/10855 ,  H01L27/10873 ,  H01L27/10888

Abstract: 公开了一种半导体器件中的自对准接触焊盘及其形成方法,包括以下步骤:在半导体衬底上和一个晶体管上形成腐蚀停止层;在腐蚀停止层上形成具有平整上表面的层间介质层;在层间介质层上形成具有T形开口区的掩模图形,以暴露所说有源区和部分无源区;腐蚀所说层间介质层和腐蚀停止层,形成自对准接触开口;去掉掩模图形;在自对准接触开口中和层间介质层上形成导电层;平面化腐蚀导电层和层间介质层,从而至少形成两个接触焊盘。

公开(公告)号：CN105244351B

公开(公告)日：2019-11-26

申请号：CN201510386546.X

申请日：2015-06-30

Applicant: 三星电子株式会社

Inventor： 李到显 ,  李宰求 ,  权永振 ,  朴泳雨 ,  李载德

IPC: H01L27/11582 ,  H01L29/10 ,  H01L27/1157 ,  H01L29/792

Abstract: 一种半导体器件包括下层叠结构，该下层叠结构包括交替地且重复地层叠在衬底上的下栅电极和下绝缘层。该半导体器件包括上层叠结构，该上层叠结构包括交替地且重复地层叠在下层叠结构上的上栅电极和上绝缘层。下沟道结构穿透下层叠结构。上沟道结构穿透上层叠结构并连接到下沟道结构。下竖直绝缘体设置在下层叠结构和下沟道结构之间。下沟道结构包括连接到衬底的第一竖直半导体图案以及设置在第一竖直半导体图案上的第一连接半导体图案。上沟道结构包括电连接到第一竖直半导体图案的第二竖直半导体图案，其中第一连接半导体图案设置在第二竖直半导体图案与第一竖直半导体图案之间。

公开(公告)号：CN104900648A

公开(公告)日：2015-09-09

申请号：CN201510102923.2

申请日：2015-03-09

Applicant: 三星电子株式会社

Inventor： 李宰求 ,  朴泳雨

IPC: H01L27/105 ,  H01L23/522

Abstract: 本公开提供了三维半导体器件。一种三维(3D)半导体器件包括在垂直方向上彼此间隔开的导电层的叠层，该叠层在连接区域中具有阶梯状部分，导电层的端部分别构成阶梯状部分的梯面。3D半导体器件还包括设置在导电层的各端部上并在其上突出的缓冲图案、设置在该叠层之上并包括导线的互连结构、以及在导线与缓冲图案之间垂直地延伸并经由缓冲图案电连接到叠层的导电层的接触插塞。

公开(公告)号：CN102263065B

公开(公告)日：2015-06-17

申请号：CN201110145035.0

申请日：2011-05-24

Applicant: 三星电子株式会社

Inventor： 李宰求 ,  朴泳雨 ,  俞炳瓘 ,  李东植 ,  朴尚容

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L27/11582 ,  H01L27/11565 ,  H01L27/1157 ,  H01L27/11578 ,  H01L29/66477 ,  H01L29/7926

Abstract: 本发明公开非易失性存储器件及制造方法与包括其的存储模块和系统。一种非易失性存储器件包括：衬底；从衬底突出的沟道层；围绕沟道层的栅极导电层；被布置在沟道层和栅极导电层之间的栅极绝缘层；以及第一绝缘层，其与沟道层隔开，并且被布置在栅极导电层的顶部和底部上。栅极绝缘层在栅极导电层和第一绝缘层之间延伸。