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公开(公告)号：CN114597194A
公开(公告)日：2022-06-07
申请号：CN202111463722.7
申请日：2021-12-03
Applicant: 三星电子株式会社
IPC: H01L23/538 , H01L25/16 , H01L23/31 , H01L23/12 , H01L23/16 , H01L23/367 , H01L23/00
Abstract: 本发明公开了一种混合半导体器件和包括该混合半导体器件的电子装置，该混合半导体器件包括：中介基板、安装在中介基板上的半导体封装、在封装基板上覆盖半导体芯片的至少一部分并暴露半导体芯片的上表面的模制构件、以及至少部分地围绕半导体封装设置在中介基板的上表面上的加强件。
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公开(公告)号：CN112289769A
公开(公告)日：2021-01-29
申请号：CN202010645336.9
申请日：2020-07-07
Applicant: 三星电子株式会社
IPC: H01L23/498 , H01L25/18
Abstract: 提供了一种堆叠封装件。所述堆叠封装件可以包括第一基底封装件、第二基底封装件、中介板和至少一个半导体芯片。第一基底封装件可以包括多个第一垫，所述多个第一垫彼此隔离第一间距而不直接接触。第二基底封装件可以在第一基底封装件下方。第二基底封装件可以包括多个第二垫，所述多个第二垫彼此隔离第二间距而不直接接触。第二间距可以与第一间距不同。中介板可以在第一基底封装件上方。中介板可以包括多个第三垫，所述多个第三垫彼此隔离第三间距而不直接接触。半导体芯片可以布置在中介板上方。
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公开(公告)号：CN112018075B
公开(公告)日：2025-02-21
申请号：CN202010458391.7
申请日：2020-05-26
Applicant: 三星电子株式会社
IPC: H01L23/528 , H01L23/48
Abstract: 一种半导体封装可以包括：第一钝化层，与一个或多个第一凸块形成电连接；衬底层，包括第二钝化层和硅层；形成在衬底层上的后道工序(BEOL)层；以及形成在BEOL层上的第三钝化层，与一个或多个第二凸块形成电连接，其中衬底层包括：第一信号硅通孔(TSV)，在BEOL层与第一下焊盘之间传输第一信号；第二信号TSV，在BEOL层与第二下焊盘之间传输第二信号；以及接地TSV，设置在第一信号TSV与第二信号TSV之间并被形成为使得其一端连接到BEOL层，而其另一端浮置。
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公开(公告)号：CN112018075A
公开(公告)日：2020-12-01
申请号：CN202010458391.7
申请日：2020-05-26
Applicant: 三星电子株式会社
IPC: H01L23/528 , H01L23/48
Abstract: 一种半导体封装可以包括：第一钝化层，与一个或多个第一凸块形成电连接；衬底层，包括第二钝化层和硅层；形成在衬底层上的后道工序(BEOL)层；以及形成在BEOL层上的第三钝化层，与一个或多个第二凸块形成电连接，其中衬底层包括：第一信号硅通孔(TSV)，在BEOL层与第一下焊盘之间传输第一信号；第二信号TSV，在BEOL层与第二下焊盘之间传输第二信号；以及接地TSV，设置在第一信号TSV与第二信号TSV之间并被形成为使得其一端连接到BEOL层，而其另一端浮置。
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Patent Agency Ranking
公开(公告)号：CN119993948A
公开(公告)日：2025-05-13
申请号：CN202411516259.1
申请日：2024-10-29
Applicant: 三星电子株式会社 , 星科金朋私人有限公司
IPC: H01L23/498 , H01L23/367 , H05K1/18
Abstract: 半导体封装件包括：上封装件，其包括第一封装衬底、安装在第一封装衬底上的第一半导体芯片、以及围绕第一半导体芯片的第一模制层；印刷电路板(PCB)，在PCB上，上封装件安装在中心区域中；以及加强件，其位于PCB的顶表面上并且包括开口。PCB的顶表面在PCB的边缘区域的至少一部分中接触加强件的底表面。在PCB的中心区域中和在除PCB的边缘区域的至少一部分之外的边缘区域中，PCB的顶表面在竖直方向上与加强件的底表面间隔开，并且加强件的开口在竖直方向上与上封装件重叠。
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公开(公告)号：CN114695274A
公开(公告)日：2022-07-01
申请号：CN202111626898.X
申请日：2021-12-28
Applicant: 三星电子株式会社
IPC: H01L23/10 , H01L23/367 , H01L23/488 , H01L23/498 , H01L25/16
Abstract: 一种半导体封装件，包括：双加强件，其包括上加强件和下加强件；上封装件，其包括上封装件衬底、居中地安装在上封装件衬底的上表面上的半导体芯片和沿着上封装件衬底的外边缘设置的上加强件；以及下封装件衬底，其居中地安装上封装件并且包括下加强件，下加强件设置在下封装件衬底的上表面上以包围上封装件衬底。
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公开(公告)号：CN114613747A
公开(公告)日：2022-06-10
申请号：CN202111483220.0
申请日：2021-12-07
Applicant: 三星电子株式会社
IPC: H01L23/528 , H01L23/31
Abstract: 公开了一种包括双重化的信号布线结构的半导体封装，其包括：多个下焊盘；上焊盘；半导体芯片，包括芯片焊盘并配置为通过芯片焊盘发送或接收第一信号；第一布线结构，将芯片焊盘连接到所述多个下焊盘当中的第一下焊盘；以及第二布线结构，将所述多个下焊盘当中的第二下焊盘连接到上焊盘，其中第一下焊盘和第二下焊盘以所述多个下焊盘之间的最小距离彼此分离。
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公开(公告)号：CN112733483B
公开(公告)日：2025-03-25
申请号：CN202011073128.2
申请日：2020-10-09
Applicant: 三星电子株式会社
IPC: G06F30/394 , G06F30/392
Abstract: 一种对半导体封装件中的高速通道进行建模的方法，高速通道包括半导体衬底的上表面上的多条第一连接布线和穿透半导体衬底的多个贯通电极，所述方法包括：接收高速通道的设计信息；将设计信息划分为包括多条第一连接布线的第一布局和包括多个贯通电极的第二布局；使用第一建模方案和第一建模工具对第一布局执行第一建模操作；使用第二建模方案、第二建模工具以及第一布局的至少一部分对第二布局执行第二建模操作；以及通过将第一建模操作和第二建模操作的结果组合来获得整个高速通道的集成建模结果。
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公开(公告)号：CN112733483A
公开(公告)日：2021-04-30
申请号：CN202011073128.2
申请日：2020-10-09
Applicant: 三星电子株式会社
IPC: G06F30/394 , G06F30/392
Abstract: 一种对半导体封装件中的高速通道进行建模的方法，高速通道包括半导体衬底的上表面上的多条第一连接布线和穿透半导体衬底的多个贯通电极，所述方法包括：接收高速通道的设计信息；将设计信息划分为包括多条第一连接布线的第一布局和包括多个贯通电极的第二布局；使用第一建模方案和第一建模工具对第一布局执行第一建模操作；使用第二建模方案、第二建模工具以及第一布局的至少一部分对第二布局执行第二建模操作；以及通过将第一建模操作和第二建模操作的结果组合来获得整个高速通道的集成建模结果。
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