公开(公告)号：CN105445653A

公开(公告)日：2016-03-30

申请号：CN201410711767.5

申请日：2014-09-29

Applicant: 飞思卡尔半导体公司

Inventor： 陆思安 ,  王浩

IPC: G01R31/3187

Abstract: 本发明涉及具有低功耗扫描触发器的集成电路。一种扫描-可测试集成电路，包括第一触发器和第二触发器。第一触发器包括第一锁存器和第二锁存器，以及第二触发器包括第三锁存器和第四锁存器以及逻辑电路。在扫描测试的扫描-移位模式期间，第一触发器将测试模板的第一比特移入第二触发器。接着第一触发器将测试模板的第二比特移入第二触发器。当第一比特和第二比特的逻辑状态相同时，逻辑电路将提供给第三锁存器的时钟信号失效，其中第三锁存器是主锁存器。第三锁存器和第四锁存器的输出端子保持在与第一比特相对应的逻辑状态，由此减小功率损耗。

公开(公告)号：CN103391093A

公开(公告)日：2013-11-13

申请号：CN201210141356.8

申请日：2012-05-09

Applicant: 飞思卡尔半导体公司

Inventor： 张旭 ,  C·J·莱玛 ,  刘凯 ,  陆思安 ,  王浩 ,  章沙雁 ,  张旺根

IPC: H03K19/177

CPC classification number: H03K19/177 ,  H01L2224/48137 ,  H01L2224/49171 ,  H03K19/17744

Abstract: 一种可重构集成电路（IC），具有包括电路输入端子和电路输出端子的IC接口端子。旁通控制器和旁通电路相互耦接，并且，旁通控制器和旁通电路与电路输入端子中的至少一个和电路输出端子中的至少一个耦接。处理电路具有与旁通电路耦接的多个电路模块。处理电路与电路输入端子中的至少一个和电路输出端子中的至少一个耦接。在操作中，旁通控制器控制旁通电路将IC接口端子中的至少一对IC接口端子选择性地耦接在一起，所述IC接口端子对包括电路输入端子中的一个和电路输出端子中的一个。当所述对的IC接口端子耦接在一起时，电路模块中的至少一个被与所述对的IC接口端子选择性地去耦接。

公开(公告)号：CN105575438A

公开(公告)日：2016-05-11

申请号：CN201410546844.6

申请日：2014-10-16

Applicant: 飞思卡尔半导体公司

Inventor： 赵云午 ,  王浩

IPC: G11C29/12

Abstract: 本发明涉及用于测试存储器的方法及装置。在一种集成电路中，第一触发器扫描链被载入用于测试触发器的数据保持的数据，并且存储器被载入用于由存储器内建自测试(MBIST)包装器电路执行保持测试的数据。在数据被从存储器内读取之前，系统的一部分被置于低功率状态中达预定的时间段，并且处于低功率状态下的存储器的数据保持力被确定。