公开(公告)号：CN119997562A

公开(公告)日：2025-05-13

申请号：CN202510348022.5

申请日：2025-03-24

Applicant: 重庆邮电大学

Inventor： 陈伟中 ,  陈泽生 ,  邓志杰 ,  肖宇凡 ,  周扬淇

IPC: H10D30/66 ,  H10D64/27 ,  H10D30/65

Abstract: 本发明涉及一种双辅助栅的SIC MOSFET器件，属于半导体技术领域。该器件中集成了栅极辅助沟槽栅、源极辅助沟槽栅，并设置P‑connect区，形成了受栅极辅助沟槽栅调控的P型势垒区。在器件正向导通时，栅极辅助沟槽栅和源极辅助沟槽栅共同将P型势垒区中的P‑connect耗尽夹断，断开P+源区与P‑well的连接，使P‑well浮空，降低了比导通电阻；在阻断状态时，P‑connect未被夹断，P‑well与P+源区之间势垒几乎为0，形成良好接地。在器件反向续流时，源极辅助沟槽栅旁引入了低势垒的反向导通沟道，通过该反向导通沟道对体二极管的抑制作用消除了双极退化效应，提高了器件的反向恢复速率。

公开(公告)号：CN118263321A

公开(公告)日：2024-06-28

申请号：CN202410349899.1

申请日：2024-03-26

Applicant: 重庆邮电大学

Inventor： 陈伟中 ,  肖宇凡 ,  周扬淇 ,  高升 ,  黄义

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/16

Abstract: 本发明涉及一种集成沟道二极管和肖特基二极管结构的SiC‑MOSFET器件及制备方法，属于半导体器件技术领域。该器件集成的沟道二极管由虚拟栅、N‑区、N‑drift区、N+衬底区以及栅氧化层组成，其中N‑区作为漏极，N+衬底区作为源极，虚拟栅作为栅极，形成沟道二极管。通过在低掺杂的N‑区上淀积金属形成肖特基结，并且可以通过改变肖特基结长度来改变虚拟栅的作用。该器件在反向恢复时，体二极管被沟道二极管与肖特基二极管抑制，大幅降低了寄生PN结二极管空穴的注入，消除SiC‑MOSFET的双极退化效应，同时虚拟栅的引入可以有效减少电极间电容耦合，使反馈电容和栅极电荷大大降低。

公开(公告)号：CN119947191A

公开(公告)日：2025-05-06

申请号：CN202510348021.0

申请日：2025-03-24

Applicant: 重庆邮电大学

Inventor： 陈伟中 ,  邓志杰 ,  陈泽生 ,  周扬淇 ,  肖宇凡

IPC: H10D30/66 ,  H10D62/10

Abstract: 本发明涉及一种集成双自偏置MOS的SiC MOSFET器件，属于半导体技术领域。该器件结构上呈现对称状态，包括主MOS、自偏置PMOS和自偏置NMOS，其中，在主MOS的两侧均集成有自偏置PMOS和自偏置NMOS。本发明通过集成自偏置PMOS实现了在正向导通时，自偏置PMOS关断，P‑well区域的浮空，降低了器件的导通电阻；在阻断情况下，自偏置PMOS实现导通，对P‑well区域实现了钳位，相比完全浮空器件有效地保护了器件的栅氧化层。通过集成自偏置NMOS实现了第三象限的续流功能，且该条件下，P‑well处于浮空状态，体二极管不可能被导通，完全避免了双极退化效应。

公开(公告)号：CN119451182A

公开(公告)日：2025-02-14

申请号：CN202411607957.2

申请日：2024-11-12

Applicant: 重庆邮电大学

Inventor： 陈伟中 ,  肖宇凡 ,  周扬淇 ,  吴傲 ,  曾祥伟

IPC: H10D30/66

Abstract: 本发明涉及一种具有低电阻与密勒电容的新型非对称沟槽SiC MOSFET器件，属于半导体器件技术领域。该器件包括：衬底；形成于衬底一表面的漂移区；形成于漂移区表面的N‑CSL；形成于N‑CSL表面一侧的低势垒二极管；形成于N‑CSL表面另一侧的第二P‑well；形成于低势垒二极管表面且位于低势垒二极管两侧的沟槽栅和辅助沟槽栅；形成于N‑CSL表面且位于第二P‑well和沟槽栅之间的P‑base；形成于P‑base表面且位于第二P‑well和沟槽栅之间的源极N+区；形成于器件顶部的源极电极；形成于衬底另一表面的漏极电极。本发明可降低器件的比导通电阻，降低器件的密勒电容和栅极电荷，提高器件开关速度。

公开(公告)号：CN119300405A

公开(公告)日：2025-01-10

申请号：CN202411415649.X

申请日：2024-10-11

Applicant: 重庆邮电大学

Inventor： 陈伟中 ,  邓志杰 ,  陈泽生 ,  肖宇凡 ,  周扬淇

IPC: H10D30/60 ,  H10D62/10 ,  H10D64/23 ,  H10D64/27

Abstract: 本发明涉及一种具有快恢复和低功耗特性的SiC MOSFET器件，属于半导体技术领域。该器件包括：漏极金属接触；形成于漏极金属接触表面的衬底；形成于衬底表面的漂移区；形成于漂移区表面的N_CSL；形成于N_CSL表面的第一P_base；形成于第一P_base表面的第一源区；形成于漂移区表面的第二P_well；形成于第二P_well表面的第二P+区；形成于漂移区表面的第一P‑well；形成于第一P_well表面的第一P+区；形成于第二P‑well表面的MOS沟道二极管；形成于MOS沟道二极管和N_CSL表面的L型分裂栅；以及形成于器件顶部的源极金属接触。

公开(公告)号：CN118538772A

公开(公告)日：2024-08-23

申请号：CN202410670567.3

申请日：2024-05-28

Applicant: 重庆邮电大学

Inventor： 陈伟中 ,  肖宇凡 ,  周扬淇

IPC: H01L29/78 ,  H01L29/423 ,  H01L21/336

Abstract: 本发明涉及一种具有复合栅结构的SiC超结MOSFET器件，属于半导体器件技术领域。该器件的复合栅由平面分裂栅、垂直槽型分裂栅组成，其中平面分裂栅由氧化层将传统平面栅隔离而形成，可减少栅极与漏极的耦合面积以减少反馈电容和栅极电荷。垂直槽型分裂栅由沟槽栅与L型屏蔽栅组成，L型屏蔽栅可直接与源极相连，并屏蔽了栅极与漏极的耦合面积从而降低器件的反馈电容和栅极电荷。本发明在正向导通时，沟槽栅与平面栅可在P基区形成反型层，实现多个电流通路，增加电流密度，能够大大降低比导通电阻，更好实现了击穿电压与导通电阻的权衡，同时屏蔽栅的引入可以提高器件的开关速度。

公开(公告)号：CN118538771A

公开(公告)日：2024-08-23

申请号：CN202410670566.9

申请日：2024-05-28

Applicant: 重庆邮电大学

Inventor： 陈伟中 ,  周扬淇 ,  肖宇凡

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

Abstract: 本发明涉及一种集成三沟道的非对称沟槽SiC MOSFET器件，属于半导体器件技术领域。本发明在传统非对称沟槽SiC MOSFET器件的基础上，改变P+屏蔽层结构，将其一部分转化为沟槽源极，将右侧P‑base区变成源沟槽N+源区与P‑base区，P‑base区耗尽层电荷使能带发生弯曲，在SiC/SiO2界面处形成一个从JFET区到N+源区的低电子势垒，从而集成LBD二极管。另外，通过集成平面MOSFET增加了额外的电流通路，减小JFET宽度来抑制由于漏致势垒降低效应产生的反向耐压漏电流，在减小导通电阻的同时，减小JFET区和栅氧化层接触面积，缩小栅漏电容，降低栅极电荷和开关损耗。

公开(公告)号：CN118263322A

公开(公告)日：2024-06-28

申请号：CN202410349902.X

申请日：2024-03-26

Applicant: 重庆邮电大学

Inventor： 陈伟中 ,  周扬淇 ,  肖宇凡 ,  高升 ,  黄义

IPC: H01L29/78 ,  H01L29/16

Abstract: 本发明涉及一种集成嵌入式源沟道低势垒二极管的非对称沟槽SiC‑MOSFET器件，属于半导体功率器件技术领域。本发明通过在传统非对称沟槽SiC‑MOSFET器件的P+屏蔽区中刻蚀一个源极沟槽多晶硅和源极N+区，同时在沟槽源极旁引入低势垒的P‑base沟道，P‑base耗尽层电荷使能带发生弯曲，从而在SiC/SiO2界面处形成由JFET区指向N+源区的LBD。LBD开启压降为1.9V，约为PN结体二极管的2/3。通过LBD对空穴的抑制作用消除双极退化效应。此外，本发明将部分沟槽栅变为虚拟栅，减小栅极覆盖漂移区的面积，降低栅漏电荷和反馈电容，提高了器件的开关速度，降低了开关损耗。