公开(公告)号：CN116456723A

公开(公告)日：2023-07-18

申请号：CN202310380741.6

申请日：2023-04-10

Applicant: 西安微电子技术研究所

Inventor： 陈晓宇 ,  薛东风 ,  刘存生 ,  陈宝忠

IPC: H10B43/30 ,  H01L29/792 ,  H01L29/51 ,  H01L21/28

Abstract: 本发明公开了一种高可靠抗辐照SONOS存储器及制备方法，涉及硅微电子领域。将输入/输出MOS和选择管的栅介质层由SiO2单栅介质层调整为HTO/SiO2复合栅介质层，HTO/SiO2复合栅介质层可动电荷和固定电荷比SiO2单栅介质层少，输入/输出MOS和选择管显示出了更好的抗总剂量辐射特性。HTO/SiO2复合栅介质层中HTO层和SiO2层缺陷线错位排列，避免了复合栅从HTO上表面到SiO2下表面的漏电通路，可减少输入/输出MOS和选择管的早期失效，提高栅氧的可靠性。在多晶层淀积前对栅介质层增加的高温氮化退火，减少了氧化层中的缺陷和陷阱，可以进一步提高栅氧的可靠性，并能减少阈值漂移量。

公开(公告)号：CN110854076B

公开(公告)日：2022-05-31

申请号：CN201911121337.7

申请日：2019-11-15

Applicant: 西安微电子技术研究所

Inventor： 陈晓宇 ,  赵桂茹 ,  葛洪磊 ,  孙有民 ,  薛智民

IPC: H01L21/8238 ,  H01L27/092

Abstract: 本发明一种提高栅氧可靠性和抗辐射特性的HTO/SiO2复合栅CMOS器件及工艺，所述工艺先分别按照铝栅工艺和硅栅工艺在在硅衬底上完成阈值注入，然后按改进的工艺依次生长SiO2栅氧层、形成SiO2氮氧硅层、淀积HTO栅氧层并形成SiO2氮氧硅层，最后完成之后相应的工艺流程；缺陷线在HTO层和SiO2层中随机分布，通过错位排列无法扩展到整个复合栅氧层，避免从HTO层上表面到SiO2层下表面形成的漏电通路问题，提高了栅氧的可靠性，在SiO2和HTO生长后增加了含氮气氛的退火工艺，减少了氧化层中的缺陷和陷阱，进一步提高栅氧的可靠性，并能减少辐射后器件的阈值漂移量从而提高抗总剂量辐射能力。

公开(公告)号：CN110729249A

公开(公告)日：2020-01-24

申请号：CN201911121310.8

申请日：2019-11-15

Applicant: 西安微电子技术研究所

Inventor： 陈晓宇 ,  曹磊 ,  赵杰 ,  孙有民

IPC: H01L21/8238 ,  H01L21/60 ,  H01L27/092

Abstract: 本发明一种焊盘下器件的双顶层金属CMOS工艺，在硅衬底上形成有源区，之后在NMOS的有源区上形成P阱，在PMOS的有源区上形成N阱，然后形成场氧化层和进行阈值注入，形成栅氧层和多晶栅，接下来按照0.13～0.8μm硅栅CMOS工艺和大于0.8μm且小于3μm硅栅CMOS工艺得到钝化刻蚀的硅衬底，完成现有标准厚度顶层金属CMOS工艺，最后通过增加一次金属淀积、光刻和刻蚀工艺，再配合合金操作得到焊盘处金属厚度加厚的电路，将焊盘金属厚度进行了增加；可以充分缓冲键合过程中存在的应力，对任意金属层数的产品均适用，适用范围广，既提高了设计的灵活性，对电路版图的排布没有任何限制，又减小了芯片面积。

公开(公告)号：CN110707043A

公开(公告)日：2020-01-17

申请号：CN201911052935.3

申请日：2019-10-31

Applicant: 西安微电子技术研究所

Inventor： 陈晓宇 ,  曹磊 ,  宋坤 ,  赵杰 ,  孙有民 ,  薛智民

IPC: H01L21/8238 ,  H01L27/092

Abstract: 本发明一种带硅化物的场加固抗总剂量辐射CMOS器件及工艺，所述工艺先形成N阱和P阱，然后进行N场条注入，提高了最终形成的NMOS器件场区边缘处的开启阈值，接着多晶栅覆盖栅氧下方的硅衬底中形成器件沟道，N型和P型轻掺杂源漏注入后，将N+源漏注入缩进NMOS的有源区和P+源漏注入缩进PMOS的有源区后，保证了N场条注入不影响轻掺杂区和N+源/漏区形成的反向偏置PN结，在场区边缘处开启阈值提高和反向偏置PN结的综合作用下，场区边缘从N+漏区到N+源区的漏电通道被阻断，之后淀积SAB层和完成后续工艺，可用于抗辐射加固数字电路和模拟电路的设计，可直接采用工艺线提供的模型进行精确仿真。

公开(公告)号：CN118921986A

公开(公告)日：2024-11-08

申请号：CN202411015241.3

申请日：2024-07-26

Applicant: 西安微电子技术研究所

Inventor： 陈宝忠 ,  陈晓宇 ,  刘存生 ,  薛东风

IPC: H10B41/30 ,  H01L29/423

Abstract: 本发明涉及硅微电子技术领域，具体为一种基于ISSG工艺的EEPROM存储器及制备方法，该存储器以ISSG SiO2层作为内核器件和输入/输出器件的栅介质层，且存储管浮栅极与控制栅极之间的ONO介质层包括HTO底层、SiNx中层和ISSG SiO2顶层。本发明基于ISSG工艺实现EEPROM的厚栅氧介质层和薄栅氧介质层，同时通过ISSG对SiNx中层的再氧化将浮栅上的NO层转化为ONO层。ISSG SiO2作为栅介质层具有较好的栅介质可靠性，ISSG再氧化实现的ONO层具有更稳定的厚度和更好的隔离特性。

公开(公告)号：CN110729249B

公开(公告)日：2021-12-28

申请号：CN201911121310.8

申请日：2019-11-15

Applicant: 西安微电子技术研究所

Inventor： 陈晓宇 ,  曹磊 ,  赵杰 ,  孙有民

IPC: H01L21/8238 ,  H01L21/60 ,  H01L27/092

Abstract: 本发明一种焊盘下器件的双顶层金属CMOS工艺，在硅衬底上形成有源区，之后在NMOS的有源区上形成P阱，在PMOS的有源区上形成N阱，然后形成场氧化层和进行阈值注入，形成栅氧层和多晶栅，接下来按照0.13～0.8μm硅栅CMOS工艺和大于0.8μm且小于3μm硅栅CMOS工艺得到钝化刻蚀的硅衬底，完成现有标准厚度顶层金属CMOS工艺，最后通过增加一次金属淀积、光刻和刻蚀工艺，再配合合金操作得到焊盘处金属厚度加厚的电路，将焊盘金属厚度进行了增加；可以充分缓冲键合过程中存在的应力，对任意金属层数的产品均适用，适用范围广，既提高了设计的灵活性，对电路版图的排布没有任何限制，又减小了芯片面积。

公开(公告)号：CN112951904A

公开(公告)日：2021-06-11

申请号：CN202110336608.1

申请日：2021-03-29

Applicant: 西安微电子技术研究所

Inventor： 陈晓宇 ,  赵杰 ,  孙有民 ,  薛智民

IPC: H01L29/73 ,  H01L21/331 ,  H01L29/06

Abstract: 本发明公开了一种低导通电阻、高放大倍数NPN晶体管及其制备方法，提供P型衬底，通过N型离子注入，在P型衬底上形成BNW区；在BNW区的底部形成一定厚度的DNW区；在BNW区上端面的边缘和内部分别形成一个闭环的场区隔离；在BNW区上形成闭环的深磷区，深磷区与DNW区连通，深磷区位于两个场区隔离之间；在BNW区上形成基区，基区位于深磷区内部；在基区的上端面形成闭环的多晶隔离；在多晶隔离的两侧壁形成侧墙；在基区上形成发射区和闭环的集电区，发射区位于多晶隔离内，集电区位于两个场区隔离之间，且集电区与深磷区交叠；在基区上形成闭环的基区接触区，基区接触区位于多晶隔离外部。本发明形成的NPN导通电阻小、放大倍数高，工艺流程简单。

公开(公告)号：CN112951904B

公开(公告)日：2023-02-07

申请号：CN202110336608.1

申请日：2021-03-29

Applicant: 西安微电子技术研究所

Inventor： 陈晓宇 ,  赵杰 ,  孙有民 ,  薛智民

IPC: H01L29/73 ,  H01L21/331 ,  H01L29/06

Abstract: 本发明公开了一种低导通电阻、高放大倍数NPN晶体管及其制备方法，通过N型离子注入，在P型衬底上形成BNW区；在BNW区的底部形成一定厚度的DNW区；在BNW区上端面的边缘和内部分别形成一个闭环的场区隔离；在BNW区上形成闭环的深磷区，深磷区与DNW区连通，深磷区位于两个场区隔离之间；在BNW区上形成基区，基区位于深磷区内部；在基区的上端面形成闭环的多晶隔离；在基区上形成发射区，在BNW区上形成闭环的集电区，发射区位于多晶隔离内，集电区位于两个场区隔离之间，且集电区与深磷区交叠；在基区上形成闭环的基区接触区，基区接触区位于多晶隔离外部。本发明形成的NPN导通电阻小、放大倍数高，工艺流程简单。

公开(公告)号：CN115643792A

公开(公告)日：2023-01-24

申请号：CN202211348610.1

申请日：2022-10-31

Applicant: 西安微电子技术研究所

Inventor： 陈晓宇 ,  薛东风 ,  赵杰 ,  刘存生 ,  陈宝忠

IPC: H10N97/00

Abstract: 本发明涉及CMOS集成电路制造工艺领域，公开了一种PIP电容的制备方法，首先，通过注入减少PIP电容下极板WSix薄膜应力，然后，通过干法刻蚀减少PIP电容下极板表面寄生的SiO2。通过注入减少下极板WSix薄膜应力，可以提高PIP电容的可靠性；注入能量的选择原则是使得注入高斯分布的深度(Rp+3ΔRp)达到整个WSix薄膜厚度的80％；经过注入后WSix薄膜的应力减少了一个数量级，选择磷元素消除WSix薄膜应力，因为N型多晶注入掺杂经常选用磷元素。同时，磷注入也能起到增加多晶掺杂浓度，减少了多晶的耗尽。

公开(公告)号：CN110707043B

公开(公告)日：2021-11-09

申请号：CN201911052935.3

申请日：2019-10-31

Applicant: 西安微电子技术研究所

Inventor： 陈晓宇 ,  曹磊 ,  宋坤 ,  赵杰 ,  孙有民 ,  薛智民

IPC: H01L21/8238 ,  H01L27/092

Abstract: 本发明一种带硅化物的场加固抗总剂量辐射CMOS器件及工艺，所述工艺先形成N阱和P阱，然后进行N场条注入，提高了最终形成的NMOS器件场区边缘处的开启阈值，接着多晶栅覆盖栅氧下方的硅衬底中形成器件沟道，N型和P型轻掺杂源漏注入后，将N+源漏注入缩进NMOS的有源区和P+源漏注入缩进PMOS的有源区后，保证了N场条注入不影响轻掺杂区和N+源/漏区形成的反向偏置PN结，在场区边缘处开启阈值提高和反向偏置PN结的综合作用下，场区边缘从N+漏区到N+源区的漏电通道被阻断，之后淀积SAB层和完成后续工艺，可用于抗辐射加固数字电路和模拟电路的设计，可直接采用工艺线提供的模型进行精确仿真。