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公开(公告)号：CN108447901A
公开(公告)日：2018-08-24
申请号：CN201810168020.8
申请日：2018-02-28
Applicant: 西安微电子技术研究所
IPC: H01L29/73 , H01L29/423 , H01L29/06
Abstract: 本发明公开一种抗总剂量辐射PNP晶体管结构，包括p型衬底和设置在p型衬底内的n阱；p型衬底内设置与n阱间隔的第二p+区；n阱内分别间隔设置有第一p+区和n+注入区；第一p+区外环绕设置有环形多晶硅栅。本发明与常规CMOS工艺PNP晶体管相比较，由于采用了环形多晶硅环绕第一p+区，从而完全避免了现有技术中的厚场氧形成的p-n+结，消除了总剂量辐射效应，从而使得采用本发明的CMOS带隙基准的抗总剂量辐照能力在50rad(Si)/s剂量率下可达300krad(Si)。
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Patent Agency Ranking
公开(公告)号：CN108447901B
公开(公告)日：2021-03-23
申请号：CN201810168020.8
申请日：2018-02-28
Applicant: 西安微电子技术研究所
IPC: H01L29/73 , H01L29/423 , H01L29/06
Abstract: 本发明公开一种抗总剂量辐射PNP晶体管结构，包括p型衬底和设置在p型衬底内的n阱；p型衬底内设置与n阱间隔的第二p+区；n阱内分别间隔设置有第一p+区和n+注入区；第一p+区外环绕设置有环形多晶硅栅。本发明与常规CMOS工艺PNP晶体管相比较，由于采用了环形多晶硅环绕第一p+区，从而完全避免了现有技术中的厚场氧形成的p‑n+结，消除了总剂量辐射效应，从而使得采用本发明的CMOS带隙基准的抗总剂量辐照能力在50rad(Si)/s剂量率下可达300krad(Si)。
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公开(公告)号：CN108334154B
公开(公告)日：2020-08-11
申请号：CN201810187298.X
申请日：2018-03-07
Applicant: 西安微电子技术研究所
IPC: G05F3/26
Abstract: 本发明公开一种由低值基准生成高值基准的电路结构，包括PMOS晶体管MP1和MP2，NMOS晶体管MN1和MN2，电阻R1；PMOS晶体管MP1栅极连接偏置电压，源极连接电源电压，漏极连接NMOS晶体管MN1漏极；PMOS晶体管MP2栅极连接偏置电压，源极连接电源电压，漏极经电阻R1连接NMOS晶体管MN2漏极，且漏极输出高值基准电压Vref1；NMOS晶体管MN1源极接地，漏极与栅极连接且与NMOS晶体管MN2栅极连接；NMOS晶体管MN2源极接地，漏极连接低值基准电压Vref0。实现低温漂、高精度的具有较高基准电压的高值基准Vref1＝Vref0+ΔV。
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公开(公告)号：CN108415506A
公开(公告)日：2018-08-17
申请号：CN201810169099.6
申请日：2018-02-28
Applicant: 西安微电子技术研究所
IPC: G05F3/26
Abstract: 本发明公开一种抗γ瞬时电离剂量率辐射的LDO电路，包括误差放大器、输出驱动电路、反馈放大电路、输出调整管和采样电阻模块；误差放大器输出端经输出驱动电路连接输出调整管的驱动端；反相端连接基准电压源产生的参考电压；输出调整管的输入端连接输入电压，输出端输出输出电压；输出端经接地的采样电阻模块连接误差放大器的正相端，形成第一反馈环路；输出端经反馈放大电路连接输出驱动电路，形成第二反馈环路。能够有效减少LDO的输出电压在辐照瞬间发生扰动恢复时间。增强LDO电路对瞬时辐射引起输出电压变化的响应速度，提高LDO电路抗γ瞬时电离剂量率辐射能力；可以应用于任何LDO电路的抗瞬时辐射效应的加固设计。
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公开(公告)号：CN108415506B
公开(公告)日：2020-10-27
申请号：CN201810169099.6
申请日：2018-02-28
Applicant: 西安微电子技术研究所
IPC: G05F3/26
Abstract: 本发明公开一种抗γ瞬时电离剂量率辐射的LDO电路，包括误差放大器、输出驱动电路、反馈放大电路、输出调整管和采样电阻模块；误差放大器输出端经输出驱动电路连接输出调整管的驱动端；反相端连接基准电压源产生的参考电压；输出调整管的输入端连接输入电压，输出端输出输出电压；输出端经接地的采样电阻模块连接误差放大器的正相端，形成第一反馈环路；输出端经反馈放大电路连接输出驱动电路，形成第二反馈环路。能够有效减少LDO的输出电压在辐照瞬间发生扰动恢复时间。增强LDO电路对瞬时辐射引起输出电压变化的响应速度，提高LDO电路抗γ瞬时电离剂量率辐射能力；可以应用于任何LDO电路的抗瞬时辐射效应的加固设计。
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公开(公告)号：CN108334154A
公开(公告)日：2018-07-27
申请号：CN201810187298.X
申请日：2018-03-07
Applicant: 西安微电子技术研究所
IPC: G05F3/26
Abstract: 本发明公开一种由低值基准生成高值基准的电路结构，包括PMOS晶体管MP1和MP2，NMOS晶体管MN1和MN2，电阻R1；PMOS晶体管MP1栅极连接偏置电压，源极连接电源电压，漏极连接NMOS晶体管MN1漏极；PMOS晶体管MP2栅极连接偏置电压，源极连接电源电压，漏极经电阻R1连接NMOS晶体管MN2漏极，且漏极输出高值基准电压Vref1；NMOS晶体管MN1源极接地，漏极与栅极连接且与NMOS晶体管MN2栅极连接；NMOS晶体管MN2源极接地，漏极连接低值基准电压Vref0。实现低温漂、高精度的具有较高基准电压的高值基准Vref1＝Vref0+ΔV。
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