公开(公告)号：CN115374921A

公开(公告)日：2022-11-22

申请号：CN202210924349.9

申请日：2022-08-02

Applicant: 西安交通大学

Inventor： 夏天 ,  刘汉威 ,  马澄宇 ,  党祺玮 ,  赵文哲 ,  任鹏举

IPC: G06N3/063 ,  G06N3/04 ,  G06F17/15

Abstract: 本公开揭示了一种基于复杂指令集的RISC‑V核，其特征在于：基于复杂指令集，即CISC指令集的RISC‑V核做为神经网络加速器的数据加载及各层计算的控制核心，同时，在RISC‑V核的控制下，将网络的输入输出数据按照硬件存储格式进行重排。本公开能够提高FPGA硬件对于神经网络的计算效率，从而得以进一步实现一种基于RISC‑V调度的FPGA神经网络加速器。

公开(公告)号：CN115374905A

公开(公告)日：2022-11-22

申请号：CN202210924138.5

申请日：2022-08-02

Applicant: 西安交通大学

Inventor： 赵文哲 ,  楼薇 ,  马澄宇 ,  黄静雯 ,  杨国茗 ,  夏天 ,  任鹏举

IPC: G06N3/04 ,  G06N3/063

Abstract: 本公开揭示了一种提高神经网络内存使用开销MAC使用率的多层级联结构，其对处理器内用于存储特征图feature map的块存储器block memory分区，将其作为多层神经网络中不同层的数据存储区域，其中，将所述块存储器block memory划分为三个区域，分别存储多层神经网络的特征图feature map，所述三个区域分别为输入层、中间层和输出层，所述中间层为一层或多层。本公开所揭示的多层级联结构能够极大地提高神经网络MAC利用率，以高效访存主存储器。

公开(公告)号：CN119415063A

公开(公告)日：2025-02-11

申请号：CN202411226582.5

申请日：2024-09-03

Applicant: 西安交通大学

Inventor： 赵文哲 ,  张景铭 ,  陈飞 ,  张先娆 ,  马澄宇 ,  李晟宇 ,  夏天 ,  任鹏举

IPC: G06F7/575 ,  G06N3/063 ,  G06F7/544

Abstract: 本发明提供了一种定浮点混合处理电路，包括乘法加法辅助计算模块，浮点加减法移位的预处理模块，定点乘法模块，定点加减法与逻辑运算模块，查找表模块，倒数插值模块，指数补偿模块，细粒度规整化模块和粗粒度规整化模块，乘法加法辅助计算模块包括处理指数相关运算的*/+ACU1模块和处理源操作数的有效位相关运算的*/+ACU2模块，*/+ACU1模块连接浮点加减法移位的预处理模块，*/+ACU2模块连接指数补偿模块；粗粒度规整化模块根据指数补偿模块的有效位估计，将计算结果的尾数移位至冗余空间内；其中，源操作数以MFP数据格式存储。本发明通过配置数据流和模块连接方式来复用硬件资源，达到减少硬件资源消耗。

公开(公告)号：CN115374920A

公开(公告)日：2022-11-22

申请号：CN202210924133.2

申请日：2022-08-02

Applicant: 西安交通大学

Inventor： 赵文哲 ,  胡康 ,  党祺玮 ,  马澄宇 ,  黄静雯 ,  夏天 ,  任鹏举

IPC: G06N3/063 ,  G06N3/04

Abstract: 本公开揭示了一种加速神经网络计算的多NPU级联结构，包括多个神经网络计算单元NPU，多个块存储器block memory，一个直接存储器存取DMA和一个主存储器DDR，该级联结构能够使所述多个神经网络计算单元NPU并行计算，只有神经网络构建模块的输入和输出需要访存主存储器。本公开所揭示的级联结构能显著提高神经网络MAC的利用率，高效访问主存储器，对于解决神经网络计算访存效率低这一性能瓶颈具有十分重要的意义。