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公开(公告)号：CN115373744A
公开(公告)日：2022-11-22
申请号：CN202210924350.1
申请日：2022-08-02
Applicant: 西安交通大学
Abstract: 本公开揭示了一种选用RISC‑V指令集架构作为处理器的基本实现，提出了一种基于RISC‑V的端侧DNN场景下的拓展VM指令集编码方法。本公开针对DNN场景扩展了一套自定义的RISC‑V向量拓展和矩阵拓展指令。并且，本公开给出了向量指令集和矩阵指令集指令的具体编码方式。此外，本公开还提出了相应的处理器。
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公开(公告)号：CN115374922A
公开(公告)日：2022-11-22
申请号：CN202210924544.1
申请日：2022-08-02
Applicant: 西安交通大学
Abstract: 本公开揭示了一种神经网络处理器复杂指令集微架构，包括：通用处理器、指令分发单元DISP、计算指令及格式转换指令队列IQ(ALU)、访存指令LDMR指令队列IQ(LDMR)、访存指令SVMR指令队列IQ(SVMR)、写回模块Retire、计分板、参数存储模块OP_param_talbe、数据存储模块、访存LDMR执行单元、访存SVMR执行单元、CONV调度单元、DWCL调度单元、MV调度单元、FTRANS调度单元、矩阵处理单元MPU和向量处理单元VPU。该微架构可以使神经网络多种算子计算并发执行，减小片外Memory带宽消耗。
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公开(公告)号：CN115374905A
公开(公告)日：2022-11-22
申请号：CN202210924138.5
申请日：2022-08-02
Applicant: 西安交通大学
Abstract: 本公开揭示了一种提高神经网络内存使用开销MAC使用率的多层级联结构，其对处理器内用于存储特征图feature map的块存储器block memory分区，将其作为多层神经网络中不同层的数据存储区域，其中，将所述块存储器block memory划分为三个区域，分别存储多层神经网络的特征图feature map，所述三个区域分别为输入层、中间层和输出层，所述中间层为一层或多层。本公开所揭示的多层级联结构能够极大地提高神经网络MAC利用率，以高效访存主存储器。
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Patent Agency Ranking
公开(公告)号：CN114239798A
公开(公告)日：2022-03-25
申请号：CN202111448717.9
申请日：2021-11-30
Applicant: 西安交通大学
Abstract: 公开了基于奇偶性对数量化的无乘法深度神经网络模型压缩方法，方法中，首先根据预定比特位宽(bit)构建整型数值集合V，其元素可以表示为2的奇数幂和2的偶数幂的和，然后将浮点数据根据量化系数量化为低比特整型数据，接着再反量化得到浮点离散数据，进一步可构建低比特纯整型无乘法的深度神经网络，将卷积层和全连接层计算中大量存在的输入数据与权重参数的乘法计算替换成移位操作和加法计算。
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公开(公告)号：CN119250134A
公开(公告)日：2025-01-03
申请号：CN202411226583.X
申请日：2024-09-03
Applicant: 西安交通大学
IPC: G06N3/0495 , G06N3/0464 , G06N3/08 , G06N3/045 , G06N5/04
Abstract: 本发明提供了一种人工神经网络数据压缩装置和方法，浮点数据采集模块用于获取人工神经网络的浮点数据；浮点数据存储模块用于存储以共享指数浮点格式存在的浮点数据；浮点数据运算模块用于将以共享指数浮点格式存在的浮点数据进行人工神经网络正向运算；其中，所述共享指数浮点格式具体是将n个浮点数据编码为一个块，块中的每个数据由E、S和M三部分组成，分别代表指数、符号和尾数部分，根据E和共享指数Es之间的差异edif向右移位。该装置能够利用共享指数实现高数据压缩率，同时在低精度格式上保持良好的DNN模型精度，并且比现有的低精度浮点格式更适合端侧设备的乘积电路实现。
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公开(公告)号：CN119201229A
公开(公告)日：2024-12-27
申请号：CN202411226579.3
申请日：2024-09-03
Applicant: 西安交通大学
IPC: G06F9/30
Abstract: 一种基于row‑wise分块的宏指令集架构，包括：args、regs、load、store、remap和compute六个宏指令，args配置用于操作计算的关键参数，reg配置compute指令所需的宏寄存器，load和store控制芯片外存储器和片上存储之间的数据移动，remap用于将数据从一个宏寄存器重新映射到另一个宏寄存器，而无需进行实际的数据移动，compute宏指令用于启动算子计算，其中，regs和compute用于构造内核函数，其他宏指令用于准备操作数。该宏指令集架构能够在一条指令内执行复杂的操作。这种能力使得程序员可以用更少的指令实现更多功能，从而简化编程和调试过程。
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公开(公告)号：CN114239798B
公开(公告)日：2024-09-17
申请号：CN202111448717.9
申请日：2021-11-30
Applicant: 西安交通大学
IPC: G06N3/0464 , G06N3/082
Abstract: 公开了基于奇偶性对数量化的无乘法深度神经网络模型压缩方法，方法中，首先根据预定比特位宽(bit)构建整型数值集合V，其元素可以表示为2的奇数幂和2的偶数幂的和，然后将浮点数据根据量化系数量化为低比特整型数据，接着再反量化得到浮点离散数据，进一步可构建低比特纯整型无乘法的深度神经网络，将卷积层和全连接层计算中大量存在的输入数据与权重参数的乘法计算替换成移位操作和加法计算。
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公开(公告)号：CN115374395A
公开(公告)日：2022-11-22
申请号：CN202210924137.0
申请日：2022-08-02
Applicant: 西安交通大学
Abstract: 本公开揭示了一种通过“Algorithm Zoo”进行调度计算的硬件结构，包括系统寄存器控制单元sys registers，算法控制单元Algorithm Zoo，计算阵列单元PE‑Array，片上存储单元Memory，RISC‑V处理器，双倍速率动态存储器DDR和向量处理单元VPU，其中，所述算法控制单元Algorithm Zoo包括数据传输模块TRANS、卷积运算模块CONV、深度可分离卷积计算控制模块DWCON、反卷积计算控制模块DCONV、池化控制模块Pooling和数据变形模块Reshape。本公开的硬件结构可通过编程灵活支持常见的神经网络计算硬件实现。
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