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公开(公告)号：CN115904649A
公开(公告)日：2023-04-04
申请号：CN202211136935.3
申请日：2022-09-19
Applicant: 英特尔公司
IPC: G06F9/48
Abstract: 本申请公开了用户级处理器间中断。描述了用于用户级处理器间中断的处理器、方法和系统。在实施例中，处理系统包括存储器和处理核心。存储器用于存储与正在由处理系统执行的第一应用相关联的中断控制数据结构。处理核心包括指令解码器，该指令解码器用于对第一指令解码，该第一指令由第二应用调用以向第一应用发送处理器间中断；并且处理核心响应于经解码的指令而用于：确定处理器间中断的标识符与同第一应用相关联的通知中断向量相匹配，在中断控制数据结构中设置与处理器间中断的标识符相对应的待决中断标志，以及调用用于由中断控制数据结构标识的处理器间中断的中断处理程序。
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公开(公告)号：CN100501680C
公开(公告)日：2009-06-17
申请号：CN200610004027.3
申请日：2006-01-13
Applicant: 英特尔公司
CPC classification number: G06F12/1483 , G06F9/45533 , G06F9/45558 , G06F12/109 , G06F2009/45583 , G06F2212/151 , G06F2212/152 , G06F2212/657
Abstract: 一种处理器包括具有存储器虚拟化支持系统的虚拟化系统，将由虚拟机上可执行的客户软件对客户-物理存储器的引用映射到对主机的主-物理存储器的引用，该客户软件在主机上也是可执行的。
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公开(公告)号：CN114493978A
公开(公告)日：2022-05-13
申请号：CN202111120599.9
申请日：2021-09-24
Applicant: 英特尔公司
Abstract: 用于加速器控制器中心(ACH)的方法和装置。ACH可以是独立组件，或者集成在诸如GPU之类的加速器中的管芯或封装上。ACH可以包括主机设备链路(HDL)接口、一个或多个快速外围组件互连(PCIe)接口、一个或多个高性能加速器链路(HPAL)接口以及路由器，该路由器可操作地耦合到HDL接口、一个或多个PCIe接口以及一个或多个HPAL接口中的每一个。HDL接口配置为经由HDL链路耦合到主机CPU，并且一个或多个HPAL接口配置为耦合到一个或多个HPAL，该一个或多个HPAL用于访问高性能加速器结构(HPAF)，例如，NVlink结构和CCIX(用于加速器的高速缓存一致性互连)结构。包括ACH的平台或具有集成的ACH的加速器支持使用RDMA语义来进行RDMA传送，从而在没有CPU参与的情况下实现在发起方上的加速器存储器与目标之间的传送。
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公开(公告)号：CN110070477A
公开(公告)日：2019-07-30
申请号：CN201811582041.0
申请日：2018-12-24
Applicant: 英特尔公司
Abstract: 一种用于可缩放中断报告的装置和方法。例如，装置的一个实施例包括：主机处理器，用于执行一个或多个进程，所述一个或多个进程具有与其相关联的对应的一个或多个进程上下文；以及图形处理引擎，用于当发起对第一进程的执行时，确定与所述第一进程相关联的当前进程上下文，所述当前进程上下文包括：指向用于存储中断状态的第一系统存储器区域的第一指针，指向用于存储一个或多个中断事件的中断启用和/或中断掩码数据的第二系统存储器区域的第二指针，以及与消息信号中断(MSI)相关联的地址/数据值；所述图形处理引擎响应于中断事件，用于评估来自所述第二系统存储器区域的所述中断启用数据，以确定所述中断事件是否被启用，以便如果所述中断事件被启用，则通过将特定值写入由所述第一指针标识的所述第一系统存储器区域来报告所述中断事件，并且用于通过将所述MSI地址/数据值写入可由所述主机处理器访问的输出来生成对应于所述中断事件的第一MSI。
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Patent Agency Ranking
公开(公告)号：CN109388585A
公开(公告)日：2019-02-26
申请号：CN201810734829.2
申请日：2018-07-06
Applicant: 英特尔公司
IPC: G06F12/0802
Abstract: 描述了用于管理用于不同类型的高速缓冲存储器的高速缓存一致性的技术和装置。在一个实施例中，装置可以包括：至少一个处理器，至少一个高速缓冲存储器和逻辑，至少一部分包括在硬件中，所述逻辑用于接收与至少一个高速缓冲存储器相关联的存储器操作请求，确定所述存储器操作请求的高速缓存状态，所述高速缓存状态指示巨型高速缓存状态或小型高速缓存状态中的一个，响应于所述高速缓存状态为小型高速缓存状态，经由小型高速缓存一致性处理来执行所述存储器操作请求，并且响应于所述高速缓存状态是巨型高速缓存状态，经由巨型高速缓存一致性处理来执行所述存储器操作请求。描述并要求保护其他实施例。
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公开(公告)号：CN115269133A
公开(公告)日：2022-11-01
申请号：CN202210279980.8
申请日：2022-03-21
Applicant: 英特尔公司
Abstract: 本申请公开了处理设备、控制单元、电子设备、用于电子设备的方法、以及用于电子设备的计算机程序。提供一种处理设备。处理设备(30)包括接口(32)，该接口(32)被配置成用于接收与替代处理器的操作状态有关的信息。进一步地，处理设备(30)包括处理电路(34)，该处理电路(34)被配置成用于控制接口(32)，并且用于基于处理电路(34)和替代处理电路的操作状态来决定被寻址到处理电路(34)的中断是由该处理电路(34)处理还是被重定向到替代处理电路。
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公开(公告)号：CN113412475A
公开(公告)日：2021-09-17
申请号：CN202080011890.X
申请日：2020-02-11
Applicant: 英特尔公司
Abstract: 关于事务页错误处置的方法和装置。在示例中，一种装置包括处理器，该处理器用于：将图形工作负载的执行线程划分为要被原子地执行的事务的集合；发起线程的执行；以及根据以下之一管理线程的执行：响应于确定了页错误在事务的执行中发生，根据第一协议管理线程的执行；或者响应于确定了页错误未在事务的执行中发生，根据第二协议管理线程的执行。还公开并要求保护其他实施例。
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公开(公告)号：CN111133425A
公开(公告)日：2020-05-08
申请号：CN201880061658.X
申请日：2018-01-02
Applicant: 英特尔公司
IPC: G06F13/28
Abstract: 处理器包括硬件输入/输出(I/O)存储器管理单元(IOMMU)和核，该核执行指令，以拦截来自虚拟机(VM)的有效载荷。有效载荷包含宾客机总线设备功能(BDF)标识符、宾客机地址空间标识符(ASID)、以及宾客机地址范围。核在存储在存储器中的虚拟机控制结构内访问指向第一组转换表以及第二组转换表的指针。核遍历第一组转换表以将宾客机BDF标识符转换为主机BDF标识符，并且遍历第二组转换表以将宾客机ASID转换为主机ASID。核将主机BDF标识符和主机ASID存储在有效载荷中，并且将包含有效载荷的管理命令提交到硬件IOMMU，以执行宾客机地址范围的无效。
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