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公开(公告)号：CN114678418A
公开(公告)日：2022-06-28
申请号：CN202011553547.6
申请日：2020-12-24
Applicant: 珠海格力电器股份有限公司
IPC: H01L29/739 , H01L29/06 , H01L21/331
Abstract: 涉及半导体器件结构技术领域，本申请公开一种功率半导体、制备方法及其应用。依次包括衬底、掺杂层及隔离层，掺杂层向衬底方向开设有多个第一沟槽，相邻两个第一沟槽之间开设有第二沟槽，所述第二沟槽由所述掺杂层顶部向所述掺杂层底部延伸，第二沟槽底部与掺杂层底部平齐，第一沟槽内包含有填充物，填充物与第一沟槽顶部平齐，第二沟槽内填充成型有第一类型杂质离子。相比现有技术，能够通过在第二沟槽中填充第一类型杂质离子有效改善沟槽结构，减小工艺制作难度，操作简单、开启电压低、能够有效提高对P‑well能力的性能的改善。
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公开(公告)号：CN113035948A
公开(公告)日：2021-06-25
申请号：CN201911343176.6
申请日：2019-12-24
Applicant: 珠海格力电器股份有限公司 , 珠海零边界集成电路有限公司
IPC: H01L29/739 , H01L29/423 , H01L29/78 , H01L21/331
Abstract: 本公开涉及一种功率器件、电力电子设备及功率器件的制作方法。功率器件包括:N型半导体衬底；P型阱层，位于N型半导体衬底的前侧；N型发射层，位于P型阱层的前侧；沟槽，穿过N型发射层和P型阱层并延伸至N型半导体衬底的内部；第一介质层，至少覆于沟槽的底壁和侧壁；栅结构，填充于沟槽内，包括第一部分和第二部分，第一部分更加靠近沟槽的底壁，且第一部分的电阻率大于第二部分的电阻率。
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公开(公告)号：CN110752149A
公开(公告)日：2020-02-04
申请号：CN201910883126.0
申请日：2019-09-18
Applicant: 珠海格力电器股份有限公司
IPC: H01L21/033 , H01L21/266
Abstract: 本发明涉及半导体技术领域，具体而言，涉及一种功率器件加工方法，包括：在衬底设置硬掩模，并在所述硬掩模光刻出刻蚀窗口；通过所述刻蚀窗口对所述衬底进行沟槽刻蚀，保留所述硬掩模；对所述硬掩模进行横向刻蚀，用于形成离子注入窗口；进行N+离子注入工艺，对应所述硬掩模被刻蚀区域形成N型导电层，刻蚀形成的离子注入窗口，降低了N+工艺光刻的技术难度，硬掩模对N+离子注入进行自对准阻挡，从而解决N+离子注入对偏问题，保证功率器件的电性及动态参数的稳定。
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公开(公告)号：CN113745195A
公开(公告)日：2021-12-03
申请号：CN202111158561.0
申请日：2021-09-30
Applicant: 珠海零边界集成电路有限公司 , 珠海格力电器股份有限公司
IPC: H01L23/532 , H01L21/768 , H01L21/02
Abstract: 本申请涉及一种半导体芯片及半导体芯片的制作方法，其中，所述半导体芯片包括：晶圆、层间介质、缓冲层和金属层；所述晶圆的顶部淀积有所述层间介质；所述层间介质的顶部淀积有所述缓冲层；所述缓冲层的顶部镀有所述金属层。本申请用以解决现有技术中因应力的影响导致芯片的性能降低的问题。
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公开(公告)号：CN113640644A
公开(公告)日：2021-11-12
申请号：CN202110845639.X
申请日：2021-07-26
Applicant: 珠海格力电器股份有限公司 , 珠海零边界集成电路有限公司
Abstract: 本申请涉及一种功率芯片缺陷检测方法、系统、设备及存储介质，涉及芯片测试领域。该功率芯片缺陷检测方法包括：对功率芯片进行电流测试，获得测试结果，其中，电流测试中施加到功率芯片上的测试电流大于功率芯片的额定电流，根据测试结果，检测出有缺陷的功率芯片。本申请用以解决通过晶圆测试和成品测试对功率芯片的缺陷检测不准确的问题。
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Patent Agency Ranking
公开(公告)号：CN111243952B
公开(公告)日：2021-06-15
申请号：CN202010062843.X
申请日：2020-01-19
Applicant: 珠海格力电器股份有限公司 , 珠海零边界集成电路有限公司
IPC: H01L21/331 , H01L21/265
Abstract: 本发明提供了一种IGBT的制作方法。该制作方法包括：步骤S1，在晶圆基片的正面上设置硬掩膜层；步骤S2，在硬掩膜层的保护下对晶圆基片进行图形化处理，得到多个沿第一方向排列的沟槽；步骤S3，在沟槽中设置沟槽栅结构，沟槽栅结构的裸露表面与硬掩膜层的顶表面在同一平面上；步骤S4，去除硬掩膜层，使沟槽栅结构突出于晶圆基片的表面；步骤S5，在沟槽栅结构周围的晶圆基片中形成P阱区；步骤S6，对晶圆基片进行单边或双边的N型离子倾斜注入，利用沟槽栅结构的遮挡效应在P阱区中形成位于沟槽栅结构一侧或两侧的N+发射极，N型离子倾斜注入的注入方向与第一方向的夹角θ为锐角或钝角。避免了改版、简化了工艺、节约了成本。
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公开(公告)号：CN113640644B
公开(公告)日：2022-06-14
申请号：CN202110845639.X
申请日：2021-07-26
Applicant: 珠海格力电器股份有限公司 , 珠海零边界集成电路有限公司
Abstract: 本申请涉及一种功率芯片缺陷检测方法、系统、设备及存储介质，涉及芯片测试领域。该功率芯片缺陷检测方法包括：对功率芯片进行电流测试，获得测试结果，其中，电流测试中施加到功率芯片上的测试电流大于功率芯片的额定电流，根据测试结果，检测出有缺陷的功率芯片。本申请用以解决通过晶圆测试和成品测试对功率芯片的缺陷检测不准确的问题。
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公开(公告)号：CN110854021A
公开(公告)日：2020-02-28
申请号：CN201910944655.7
申请日：2019-09-30
Applicant: 珠海格力电器股份有限公司 , 珠海零边界集成电路有限公司
IPC: H01L21/336 , H01L21/331 , H01L29/78 , H01L21/28 , H01L29/739
Abstract: 本发明涉及半导体技术领域，具体而言，涉及一种功率半导体加工方法，其中功率半导体加工方法包括：生长栅氧化层及多晶硅层，并对多晶硅层进行光刻刻蚀；注入及推进形成P－well结；进行N+离子注入及退火形成N+结；然后对所述多晶硅层进行纵向刻蚀，并去除掉两个所述P－well结之间对应的多晶硅层部分，以减小栅极电容区域，两个所述P－well结间距定义为L，两个所述P－well结之间被刻蚀掉多晶硅层的宽度为L1，所述L1≤L，本方案通过对多晶硅层进行刻蚀，去除掉两个所述P－well结之间对应的多晶硅层部分，减小栅极电容的面积，降低栅极电容，提高了产品的整体性能。
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公开(公告)号：CN110610934A
公开(公告)日：2019-12-24
申请号：CN201910877562.7
申请日：2019-09-17
Applicant: 珠海格力电器股份有限公司
IPC: H01L27/02 , H01L29/06 , H01L23/495 , H01L23/48 , H01L21/60
Abstract: 本发明提供了一种功率半导体器件、其封装结构及其制作方法和封装方法。该功率半导体器件包括元胞区和终端区，元胞区包括多个元胞，各元胞包括第一电极和第二电极，第一电极和第二电极位于衬底的相对的两侧，在垂直于衬底的方向上，第一电极远离衬底的一侧表面与第二电极远离衬底的一侧表面的距离为H1，终端区中与衬底距离最大的一点与第二电极远离衬底的一侧表面的距离为H2，H1大于H2。在采用上述功率半导体器件的封装工艺中，由于器件中的元胞区与终端区之间具有高度差，从而在采用键合部实现发射极和集电极连接时，能够保证键合部与终端区之间具有一定的安全距离，避免了键合部与终端区接触而形成短路，提高了器件的可靠性。
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公开(公告)号：CN113764293A
公开(公告)日：2021-12-07
申请号：CN202110989720.5
申请日：2021-08-26
Applicant: 珠海格力电器股份有限公司 , 珠海零边界集成电路有限公司
Abstract: 本发明公开了一种晶圆上芯方法、装置、存储介质和电子设备。该方法包括：获取到待上芯的目标晶圆和目标晶圆的晶圆图，其中，晶圆图包括有目标晶圆中的芯片的标志；根据晶圆图中的特殊芯片标志和/或边缘芯片标志将目标晶圆和晶圆图对齐；在对齐目标晶圆和晶圆图后，根据晶圆图中的良品芯片标志封装目标晶圆中的良品芯片。本发明解决了晶圆上芯准确度低的技术问题。
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