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公开(公告)号：CN116661731A
公开(公告)日：2023-08-29
申请号：CN202310539075.6
申请日：2023-05-12
Applicant: 清华大学
Abstract: 本发明涉及集成电路领域，提供一种全加器、芯片及计算装置，其中全加器包括：反相器，用于对第一加数端输入的第一加数信号生成反相信号并提供给第一节点；异或电路用于基于反相信号，对第一加数信号和第二加数端输入的第二加数信号进行异或计算得到进位传播信号并提供给第二节点；同或电路用于在第一加数信号为高电平且第二加数信号为低电平的情况下，若进位输入信号为低电平，在同或信号和进位输入信号的控制下利用电源信号将和位输出信号上拉，若进位输入信号为高电平，将同或信号作为和位输出信号。可以避免在第一加数信号为高电平且第二加数信号为低电平时，因第二节点处的上拉延迟导致的和位输出信号的输出性能降低的问题，提升全加器性能。
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公开(公告)号：CN115857869A
公开(公告)日：2023-03-28
申请号：CN202211462443.3
申请日：2022-11-21
Applicant: 清华大学
Abstract: 本发明提供一种基于混合全加器的部分积求和模块设计方法及系统，包括：获取全加器的输入数据，计算部分积求和阵列的翻转率；根据所述部分积求和阵列翻转率的数值，将翻转率低的节点设置为低毛刺全加器；根据所述部分积求和阵列翻转率的数值，将翻转率高的节点设置为低能耗全加器；通过所述低毛刺全加器和低功耗全加器进行部分积求和。本发明解决了现有乘法器中部分积求和模块能耗大、毛刺多的问题。
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公开(公告)号：CN114756199A
公开(公告)日：2022-07-15
申请号：CN202210351916.6
申请日：2022-04-02
Applicant: 清华大学
Abstract: 本发明提供一种部分积求和模块设计方法及乘法器，其中部分积求和模块包括至少一个加法器组，每个所述加法器组用于基于输入的多个待相加数据获得相加结果，每个所述加法器组包括多级级联的多个逻辑单元；部分积求和模块设计方法包括：确定每个所述加法器组各自对应的每个所述待相加数据的翻转率；基于每个所述待相加数据的翻转率，确定每个所述加法器组的数据连接方式。本发明实施例提供的部分积求和模块设计方法，降低了部分积求和模块的动态功耗，从而降低了乘法器的动态功耗。
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公开(公告)号：CN116364145A
公开(公告)日：2023-06-30
申请号：CN202310487636.2
申请日：2023-04-28
Applicant: 北京超弦存储器研究院 , 清华大学
IPC: G11C11/4063 , G11C11/408 , G11C11/4094 , G11C11/401 , G11C11/409 , G11C11/406 , G11C11/4074
Abstract: 本公开提供了动态随机存取存储器(DRAM)阵列电路及其写入操作中的行驱动方法。根据本公开的DRAM阵列电路包括2N行M列DRAM单元电路，M和N是大于零的自然数，DRAM单元电路均包括：写入晶体管，其栅极连接到写入字线，其第一源/漏极连接到写入位线，其第二源/漏极连接到存储节点；存储晶体管，其栅极连接到存储节点，其第一源/漏极连接到源极线；和读取晶体管，其栅极连接到读取字线，其第一源/漏极连接到存储晶体管的第二源/漏极，其第二源/漏极连接到读取位线，在写入操作中写入字线在低于地电压的第一电压和高于或等于电源电压的第二电压操作，在DRAM阵列电路中，第2n和第2n+1行DRAM单元电路共用一个源极线，其中0≤n≤N‑1。
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公开(公告)号：CN116343859A
公开(公告)日：2023-06-27
申请号：CN202310484759.0
申请日：2023-04-28
Applicant: 北京超弦存储器研究院 , 清华大学
IPC: G11C11/4063 , G11C11/408 , G11C11/4094 , G11C11/401 , G11C11/409 , G11C11/406 , G11C11/4074
Abstract: 本公开提供了动态随机存取存储器(DRAM)单元电路及其写入方法。根据本公开的DRAM单元电路包括：N型存取晶体管，其栅极连接到字线并且其第一源/漏极连接到位线；以及存储电容器，其第一极板连接到N型存取晶体管的第二源/漏极并且其第二极板连接到源极线，其中在写入操作中，字线在地电压、高于或等于电源电压的第一电压以及N型存取晶体管的阈值电压和第一电压之间的第二电压操作，以及在写入操作中，当字线在第二电压操作时，源极线在电源电压操作。根据本公开的DRAM单元电路及其写入方法可以延长DRAM单元电路的数据存储时间，进而减少由于DRAM单元电路的刷新操作而中断的频率，降低DRAM单元电路的功耗。
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Patent Agency Ranking
公开(公告)号：CN116631468A
公开(公告)日：2023-08-22
申请号：CN202310485805.9
申请日：2023-04-28
Applicant: 北京超弦存储器研究院 , 清华大学
IPC: G11C11/4063 , G11C11/408 , G11C11/4094 , G11C11/401 , G11C11/409 , G11C11/406 , G11C11/4074
Abstract: 本公开提供了一种动态随机存取存储器(DRAM)阵列电路。根据本公开的DRAM阵列电路包括N行M列动态随机存取存储器单元电路，M和N是大于零的自然数，其中动态随机存取存储器单元电路中的每一个包括：写入晶体管，其栅极连接到写入字线，其第一源/漏极连接到写入位线，并且其第二源/漏极连接到存储节点；和存储晶体管，其栅极连接到存储节点，其第一源/漏极连接到读取字线，并且其第二源/漏极连接到读取位线，其中在写入操作中，写入字线在低于地电压的第一电压和高于或等于电源电压的第二电压操作。根据本公开的DRAM阵列电路可以延长数据存储时间，进而减少由于刷新操作而中断的频率，降低整体电路的功耗。
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公开(公告)号：CN116483569A
公开(公告)日：2023-07-25
申请号：CN202310468146.8
申请日：2023-04-26
Applicant: 清华大学
IPC: G06F9/50 , G06N3/0464
Abstract: 本发明涉及计算机技术领域，尤其涉及一种神经网络近存计算系统。该系统包括至少两个存算模块、图像存储广播模块和控制器模块；图像存储广播模块，用于缓存外部输入的原始图像，以及将原始图像广播至各个存算模块；各个存算模块，用于分布式存储神经网络的权重数据，以及分布式存储神经网络计算得到的特征图数据，以及基于权重数据、原始图像和特征图数据进行神经网络中的计算；控制器模块，用于控制各个存算模块的运行，以及控制图像存储广播模块的运行。本发明用以解决现有技术中应用近存技术完成神经网络计算时，系统能效和计算资源利用率较低的缺陷。
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公开(公告)号：CN116453561A
公开(公告)日：2023-07-18
申请号：CN202310484756.7
申请日：2023-04-28
Applicant: 北京超弦存储器研究院 , 清华大学
IPC: G11C11/4063 , G11C11/408 , G11C11/4094 , G11C11/401 , G11C11/409 , G11C11/406 , G11C11/4074
Abstract: 本公开提供了动态随机存取存储器(DRAM)单元电路及其写入方法。根据本公开的DRAM单元电路包括：写入晶体管，其栅极连接到写入字线，其第一源/漏极连接到写入位线，并且其第二源/漏极连接到存储节点；以及存储晶体管，其栅极连接到存储节点，其第一源/漏极连接到读取字线，并且其第二源/漏极连接到读取位线，其中在写入操作中，写入字线在低于地电压的第一电压和高于或等于电源电压的第二电压操作。根据本公开的DRAM单元电路及其写入方法可以延长DRAM单元电路的数据存储时间，进而减少由于DRAM单元电路刷新而中断的频率，降低DRAM单元电路的功耗。
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公开(公告)号：CN116364144A
公开(公告)日：2023-06-30
申请号：CN202310484753.3
申请日：2023-04-28
Applicant: 北京超弦存储器研究院 , 清华大学
IPC: G11C11/4063 , G11C11/408 , G11C11/4094 , G11C11/401 , G11C11/409 , G11C11/406 , G11C11/4074
Abstract: 本公开提供了动态随机存取存储器(DRAM)单元电路及其写入方法。根据本公开的DRAM单元电路包括：写入晶体管，其栅极连接到写入字线，其第一源/漏极连接到写入位线，其第二源/漏极连接到存储节点；存储晶体管，其栅极连接到存储节点，其第一源/漏极连接到源极线；以及读取晶体管，其栅极连接到读取字线，其第一源/漏极连接到存储晶体管的第二源/漏极，其第二源/漏极连接到读取位线，其中在写入操作中，写入字线在低于地电压的第一电压和高于或等于电源电压的第二电压操作。根据本公开的DRAM单元电路及其写入方法可以延长DRAM单元电路的数据存储时间，进而减少由于DRAM单元电路刷新而中断的频率，降低DRAM单元电路的功耗。
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公开(公告)号：CN118092859A
公开(公告)日：2024-05-28
申请号：CN202410312973.2
申请日：2024-03-19
Applicant: 清华大学
Abstract: 本发明提供一种部分积求和阵列设计方法及相关组件，该方法包括：将部分积求和阵列划分为若干个子阵列，并确定每个子阵列的翻转活动性；子阵列的翻转活动性包括阵列输入端的活动值和阵列输出端的活动值；基于子阵列的翻转活动性，根据预设子阵列排布算法确定所有子阵列中阵列输入端、加法器的排布方式，以使第一阵列的计算路径长度短于第二阵列的计算路径长度；计算路径长度为阵列输入端经加法器到阵列输出端的路径长度；第一阵列的翻转活动性高于第二阵列的翻转活动性。本发明充分利用子阵列的翻转活动性，减少部分积求和阵列动态能耗，以此来保证神经网络的高速运转以适应现代社会中更复杂多元化的需求。
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