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公开(公告)号：CN117956796A
公开(公告)日：2024-04-30
申请号：CN202410046591.X
申请日：2024-01-11
Applicant: 北京超弦存储器研究院 , 清华大学
IPC: H10B12/00 , H01L29/06 , H01L29/423 , G11C11/402
Abstract: 本公开提供了动态随机存取存储器(DRAM)阵列结构及其操作方法和制造方法。根据本公开的DRAM阵列结构包括排列成M行N列的多个DRAM单元结构，每个DRAM单元结构包括存储电容器和选通晶体管。选通晶体管包括具有第一源/漏区、沟道区和第二源/漏区的竖直延伸的有源区，以及沿竖直方向设置在沟道区的第一侧的第一栅结构以及与第一侧相对的第二侧的第二栅结构，其中第一源/漏区和第二源/漏区中的一个连接到存储电容器。N个位线分别连接到N列DRAM单元结构中的选通晶体管的第一源/漏区和第二源/漏区中的另一个。M+1个字线分别连接到成镜像排列的M行DRAM单元结构的第一栅结构和第二栅结构。根据本公开，可以进一步实现DRAM阵列结构的尺寸微缩。
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公开(公告)号：CN116631468A
公开(公告)日：2023-08-22
申请号：CN202310485805.9
申请日：2023-04-28
Applicant: 北京超弦存储器研究院 , 清华大学
IPC: G11C11/4063 , G11C11/408 , G11C11/4094 , G11C11/401 , G11C11/409 , G11C11/406 , G11C11/4074
Abstract: 本公开提供了一种动态随机存取存储器(DRAM)阵列电路。根据本公开的DRAM阵列电路包括N行M列动态随机存取存储器单元电路，M和N是大于零的自然数，其中动态随机存取存储器单元电路中的每一个包括：写入晶体管，其栅极连接到写入字线，其第一源/漏极连接到写入位线，并且其第二源/漏极连接到存储节点；和存储晶体管，其栅极连接到存储节点，其第一源/漏极连接到读取字线，并且其第二源/漏极连接到读取位线，其中在写入操作中，写入字线在低于地电压的第一电压和高于或等于电源电压的第二电压操作。根据本公开的DRAM阵列电路可以延长数据存储时间，进而减少由于刷新操作而中断的频率，降低整体电路的功耗。
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公开(公告)号：CN116453561A
公开(公告)日：2023-07-18
申请号：CN202310484756.7
申请日：2023-04-28
Applicant: 北京超弦存储器研究院 , 清华大学
IPC: G11C11/4063 , G11C11/408 , G11C11/4094 , G11C11/401 , G11C11/409 , G11C11/406 , G11C11/4074
Abstract: 本公开提供了动态随机存取存储器(DRAM)单元电路及其写入方法。根据本公开的DRAM单元电路包括：写入晶体管，其栅极连接到写入字线，其第一源/漏极连接到写入位线，并且其第二源/漏极连接到存储节点；以及存储晶体管，其栅极连接到存储节点，其第一源/漏极连接到读取字线，并且其第二源/漏极连接到读取位线，其中在写入操作中，写入字线在低于地电压的第一电压和高于或等于电源电压的第二电压操作。根据本公开的DRAM单元电路及其写入方法可以延长DRAM单元电路的数据存储时间，进而减少由于DRAM单元电路刷新而中断的频率，降低DRAM单元电路的功耗。
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公开(公告)号：CN116364144A
公开(公告)日：2023-06-30
申请号：CN202310484753.3
申请日：2023-04-28
Applicant: 北京超弦存储器研究院 , 清华大学
IPC: G11C11/4063 , G11C11/408 , G11C11/4094 , G11C11/401 , G11C11/409 , G11C11/406 , G11C11/4074
Abstract: 本公开提供了动态随机存取存储器(DRAM)单元电路及其写入方法。根据本公开的DRAM单元电路包括：写入晶体管，其栅极连接到写入字线，其第一源/漏极连接到写入位线，其第二源/漏极连接到存储节点；存储晶体管，其栅极连接到存储节点，其第一源/漏极连接到源极线；以及读取晶体管，其栅极连接到读取字线，其第一源/漏极连接到存储晶体管的第二源/漏极，其第二源/漏极连接到读取位线，其中在写入操作中，写入字线在低于地电压的第一电压和高于或等于电源电压的第二电压操作。根据本公开的DRAM单元电路及其写入方法可以延长DRAM单元电路的数据存储时间，进而减少由于DRAM单元电路刷新而中断的频率，降低DRAM单元电路的功耗。
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公开(公告)号：CN117956795A
公开(公告)日：2024-04-30
申请号：CN202410044093.1
申请日：2024-01-11
Applicant: 北京超弦存储器研究院 , 清华大学
IPC: H10B12/00
Abstract: 本公开提供了动态随机存取存储器(DRAM)单元结构及其操作方法。根据本公开的DRAM单元结构包括：存储电容器，包括第一电极和连接到源极线的第二电极；以及选通晶体管，包括：竖直延伸的有源区，包括沿竖直方向从下而上依次设置的第一源/漏区、沟道区和第二源/漏区，其中第一和第二源/漏区中的一个连接到位线，并且另一个连接到存储电容器的第一电极；以及第一和第二栅结构，其中第一栅结构沿竖直方向设置在沟道区的第一侧，并且第二栅结构沿竖直方向设置在沟道区的与第一侧相对的第二侧，其中第一栅结构和第二栅结构在竖直方向上彼此错开并且具有交叠区域。根据本公开的DRAM单元结构及其操作方法，能够降低选通晶体管的漏电流，从而改善开关特性。
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Patent Agency Ranking
公开(公告)号：CN117956794A
公开(公告)日：2024-04-30
申请号：CN202410044081.9
申请日：2024-01-11
Applicant: 北京超弦存储器研究院 , 清华大学
IPC: H10B12/00
Abstract: 本公开提供了动态随机存取存储器(DRAM)阵列结构及其操作方法和制造方法。根据本公开的DRAM阵列结构包括排列成M行N列的多个DRAM单元结构，每个包括存储电容器和选通晶体管。选通晶体管包括具有第一源/漏区、沟道区和第二源/漏区的竖直延伸的有源区，以及沿竖直方向设置在沟道区的第一侧的第一和第二栅结构以及与第一侧相对的第二侧的第三和第四栅结构，其中第一源/漏区和第二源/漏区中的一个连接到存储电容器。N个位线分别连接到N列DRAM单元结构中的选通晶体管的第一源/漏区和第二源/漏区中的另一个。M+1个第一字线分别连接到M行DRAM单元结构的第二栅结构和第三栅结构，并且M+1个第二字线分别连接到M行DRAM单元结构的第一栅结构和第四栅结构。
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公开(公告)号：CN117953940A
公开(公告)日：2024-04-30
申请号：CN202410046586.9
申请日：2024-01-11
Applicant: 北京超弦存储器研究院 , 清华大学
IPC: G11C11/408 , G11C11/4094
Abstract: 本公开提供了具有双层字线的竖直型动态随机存取存储器(DRAM)阵列结构。该DRAM阵列结构包括排列成阵列的多个DRAM单元结构。根据本公开的DRAM阵列结构包括：衬底；奇数列或偶数列的DRAM单元结构的第一存储电容器，设置在衬底上；偶数列或奇数列的DRAM单元结构的第一位线，设置在第一存储电容器上方；各DRAM单元结构的选通晶体管，设置在第一存储电容器和第一位线上，其中，邻行的DRAM单元结构的选通晶体管共享第一层字线和第二层字线；奇数列或偶数列的DRAM单元结构的第二位线，设置选通晶体管上；以及偶数列或奇数列的DRAM单元结构的第二存储电容器，设置在第二位线上方，其中，第一存储电容器和第二存储电容器分别排列成第一存储电容器阵列和第二存储电容器阵列。
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公开(公告)号：CN117939881A
公开(公告)日：2024-04-26
申请号：CN202410043093.X
申请日：2024-01-11
Applicant: 北京超弦存储器研究院 , 清华大学
IPC: H10B12/00
Abstract: 本公开提供了用于制造具有双层字线的竖直型动态随机存取存储器(DRAM)阵列结构的方法，其中DRAM阵列结构包括排列成阵列的多个DRAM单元结构。根据本公开的用于制造DRAM阵列结构的方法包括：在基层上设置停止层和有源层；在有源层中形成沿列方向延伸的多个位线隔离槽和沿行方向延伸的多个字线槽以形成各DRAM单元结构的有源区；在奇数列或偶数列的DRAM单元结构的有源区的一端形成第一存储电容器；在偶数列或奇数列的DRAM单元结构的有源区的一端形成第一位线；翻转DRAM阵列结构并且去除基层和停止层；在奇数列或偶数列的DRAM单元结构的有源区的另一端形成第二位线；以及在偶数列或奇数列的DRAM单元结构的有源区的另一端形成第二存储电容器。
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公开(公告)号：CN117135919A
公开(公告)日：2023-11-28
申请号：CN202310841277.6
申请日：2023-07-10
Applicant: 北京超弦存储器研究院 , 清华大学
IPC: H10B12/00
Abstract: 本公开提供了用于在半导体结构中埋入导体线的方法以及通过使用该方法形成的具有埋入导体线的半导体结构。根据本公开的方法包括：在衬底上依次设置阱区、牺牲层、有源层和掩模层；对掩模层进行构图和刻蚀以形成硬掩模阻挡部，并且在硬掩模阻挡部的两侧形成侧墙；使用硬掩模阻挡部和侧墙自对准刻蚀有源层、牺牲层和阱区以形成延伸至衬底中的第一槽；使用第一隔离介质填充第一槽；去除硬掩模阻挡部，并且使用侧墙自对准刻蚀有源层以形成使牺牲层暴露的第二槽；通过第二槽去除牺牲层以通过第二槽在有源层下方埋入导体线，第二槽延伸至衬底；以及使用第二隔离介质填充第二槽。
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公开(公告)号：CN116364145A
公开(公告)日：2023-06-30
申请号：CN202310487636.2
申请日：2023-04-28
Applicant: 北京超弦存储器研究院 , 清华大学
IPC: G11C11/4063 , G11C11/408 , G11C11/4094 , G11C11/401 , G11C11/409 , G11C11/406 , G11C11/4074
Abstract: 本公开提供了动态随机存取存储器(DRAM)阵列电路及其写入操作中的行驱动方法。根据本公开的DRAM阵列电路包括2N行M列DRAM单元电路，M和N是大于零的自然数，DRAM单元电路均包括：写入晶体管，其栅极连接到写入字线，其第一源/漏极连接到写入位线，其第二源/漏极连接到存储节点；存储晶体管，其栅极连接到存储节点，其第一源/漏极连接到源极线；和读取晶体管，其栅极连接到读取字线，其第一源/漏极连接到存储晶体管的第二源/漏极，其第二源/漏极连接到读取位线，在写入操作中写入字线在低于地电压的第一电压和高于或等于电源电压的第二电压操作，在DRAM阵列电路中，第2n和第2n+1行DRAM单元电路共用一个源极线，其中0≤n≤N‑1。
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