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公开(公告)号:CN118092859A
公开(公告)日:2024-05-28
申请号:CN202410312973.2
申请日:2024-03-19
Applicant: 清华大学
Abstract: 本发明提供一种部分积求和阵列设计方法及相关组件,该方法包括:将部分积求和阵列划分为若干个子阵列,并确定每个子阵列的翻转活动性;子阵列的翻转活动性包括阵列输入端的活动值和阵列输出端的活动值;基于子阵列的翻转活动性,根据预设子阵列排布算法确定所有子阵列中阵列输入端、加法器的排布方式,以使第一阵列的计算路径长度短于第二阵列的计算路径长度;计算路径长度为阵列输入端经加法器到阵列输出端的路径长度;第一阵列的翻转活动性高于第二阵列的翻转活动性。本发明充分利用子阵列的翻转活动性,减少部分积求和阵列动态能耗,以此来保证神经网络的高速运转以适应现代社会中更复杂多元化的需求。
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公开(公告)号:CN115857869A
公开(公告)日:2023-03-28
申请号:CN202211462443.3
申请日:2022-11-21
Applicant: 清华大学
Abstract: 本发明提供一种基于混合全加器的部分积求和模块设计方法及系统,包括:获取全加器的输入数据,计算部分积求和阵列的翻转率;根据所述部分积求和阵列翻转率的数值,将翻转率低的节点设置为低毛刺全加器;根据所述部分积求和阵列翻转率的数值,将翻转率高的节点设置为低能耗全加器;通过所述低毛刺全加器和低功耗全加器进行部分积求和。本发明解决了现有乘法器中部分积求和模块能耗大、毛刺多的问题。
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公开(公告)号:CN113986194A
公开(公告)日:2022-01-28
申请号:CN202111176418.4
申请日:2021-10-09
Applicant: 清华大学
Abstract: 本发明提供一种基于预处理的神经网络近似乘法器实现方法及装置,该方法包括:未知操作数输入前,确定已知操作数保留目标位数后截断的第一结果,以及截断对应的第一位移量;未知操作数输入后,确定所述未知操作数保留目标位数后截断的第二结果,以及截断对应的第二位移量;对所述第一结果和所述第二结果进行乘法运算,得到部分积;根据所述第一位移量和所述第二位移量对所述部分积进行位移,得到近似结果。该方法对已知的操作数提前进行预处理并进行储存,避免同时对多个操作数进行处理,从而可以降低乘法器单元在该处理步骤时的能耗,减小乘法器单元的设计面积,进而降低整个神经网络计算时所需要的能耗,同时减少神经网络输出结果的时间。
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公开(公告)号:CN119602791A
公开(公告)日:2025-03-11
申请号:CN202411483513.2
申请日:2024-10-23
Applicant: 北京智芯微电子科技有限公司 , 清华大学
Abstract: 本发明提供一种失调电压校准方法及电路、流水线逐次逼近型模数转换器,属于集成电路领域。所述方法包括:通过电容阵列对输入信号进行采样得到采样信号;检测放大器对采样信号进行放大后输入端的残差信号的大小,确定放大器的失调电压的大小及方向;根据放大器的失调电压的大小及方向调节比较器的失调电压的大小及方向,使比较器的失调电压的大小与放大器的失调电压的大小相等,且比较器的失调电压的方向与放大器的失调电压的方向一致;将比较器的失调电压与放大器的失调电压进行差值比较,使比较器的失调电压抵消放大器的失调电压,以使整个级电路的等效失调电压为零。本发明实现简单、校准精度高,同时实现比较器和放大器的校准。
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公开(公告)号:CN119232151A
公开(公告)日:2024-12-31
申请号:CN202411270362.2
申请日:2024-09-11
Applicant: 北京智芯微电子科技有限公司 , 清华大学
Abstract: 本发明涉及模数转换技术领域,提供一种模数转换系统、增益自动选择方法及增益偏差校准方法。所述模数转换系统包括:主模数转换器、辅模数转换器、增益选择模块以及恢复模块,主模数转换器和辅模数转换器均包括采样电容及转换电容阵列;辅模数转换器与主模数转换器同时对输入信号进行采样,辅模数转换器优先对采样信号进行预转换得到预转换结果;增益选择模块用于根据辅模数转换器的预转换结果确定当前输入信号对应主模数转换器的满量程中的位置,从而确定主模数转换器采样当前输入信号需要接入的采样电容的数量,以调整主模数转换器的增益。本发明可以保证每个采样点都不引起ADC过载或者精度下降,保证所有信号都可获得高精度采样。
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公开(公告)号:CN114756199A
公开(公告)日:2022-07-15
申请号:CN202210351916.6
申请日:2022-04-02
Applicant: 清华大学
Abstract: 本发明提供一种部分积求和模块设计方法及乘法器,其中部分积求和模块包括至少一个加法器组,每个所述加法器组用于基于输入的多个待相加数据获得相加结果,每个所述加法器组包括多级级联的多个逻辑单元;部分积求和模块设计方法包括:确定每个所述加法器组各自对应的每个所述待相加数据的翻转率;基于每个所述待相加数据的翻转率,确定每个所述加法器组的数据连接方式。本发明实施例提供的部分积求和模块设计方法,降低了部分积求和模块的动态功耗,从而降低了乘法器的动态功耗。
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