公开(公告)号：CN1750171B

公开(公告)日：2010-06-09

申请号：CN200510079129.7

申请日：2005-06-24

Applicant: 株式会社瑞萨科技

Inventor： 前田德章 ,  篠崎义弘 ,  山冈雅直 ,  岛崎靖久 ,  礒田正典 ,  新居浩二

IPC: G11C11/413

CPC classification number: G11C11/412 ,  G11C5/063 ,  G11C5/14 ,  G11C11/419 ,  H01L27/11 ,  H01L27/1104

Abstract: 本发明提供一种设有SRAM的半导体集成电路器件，它以低供给电压满足SNM和写余量的需求。该半导体集成电路器件包括：对应多个字线和多个互补位线设置的多个静态存储单元；多个存储单元电源线，每个存储单元电源线向连接到多个互补位线的每个的多个存储单元的每个供给工作电压；由电阻单元构成的多个电源电路，每个电源电路向每个存储单元电源线供给电源电压；和向互补位线供给对应电源电压的预充电电压的预充电电路，其中存储单元电源线构成为具有耦合电容，由此在相应互补位线上传输写信号。

公开(公告)号：CN100433190C

公开(公告)日：2008-11-12

申请号：CN200410004801.1

申请日：2004-02-05

Applicant: 株式会社瑞萨科技

Inventor： 新居浩二

IPC: G11C11/41 ,  G11C11/413

CPC classification number: G11C11/417 ,  G11C5/14 ,  G11C11/413

Abstract: 通过将电平控制信号(/CS[0]、/CS[1])共同设于H电平并将电源线(VM[0]、VM[1])的电位共同设为低于电源电位(VDD)，能够大幅度减少存储单元阵列(110A)的等待时和写入动作时的栅漏电流。并且，通过将电平控制信号(/CS[0]、/CS[1])分别设定于L电平、H电平并只将电源线(VM[1])的电位设为低于电源电位(VDD)，能够减少存储单元阵列(110A)读出动作时的电力消耗。

公开(公告)号：CN1873986A

公开(公告)日：2006-12-06

申请号：CN200610093028.X

申请日：2006-06-02

Applicant: 株式会社瑞萨科技

Inventor： 新居浩二

IPC: H01L27/105 ,  H01L27/10

CPC classification number: G11C11/412 ,  G11C5/14 ,  H01L27/11 ,  H01L27/1104

Abstract: 在存储单元(MC)内，通过内部金属布线(9b)使驱动器晶体管源极触点(DV1、DV2)短路。该金属布线(9b)与相邻列的存储单元隔离，在存储单元列方向上呈锯齿状延伸。可按各列分别配置向驱动器晶体管传送源极电压的线，即使在单端口存储单元结构中，亦能够以存储单元列为单位对驱动器晶体管源极电压进行调整。

公开(公告)号：CN1542971A

公开(公告)日：2004-11-03

申请号：CN200410002764.0

申请日：2004-01-14

Applicant: 株式会社瑞萨科技

Inventor： 新居浩二

IPC: H01L27/10 ,  H01L27/11 ,  G11C11/40

CPC classification number: G11C5/063 ,  G11C8/16

Abstract: 装有多端口存储器的本发明半导体存储装置，其中设有：行列状配置的多个存储单元MC；与第一端口(13a)连接的多条第一字线WLA0～WLAn；以及与第二端口(13b)连接的多条第二字线WLB0～WLBn。在平面布局中，多条第一字线WLA0～WLAn中的各条与多条第二字线WLB0～WLBn中的各条交互配置。由此，能够得到不使存储单元面积增大也可降低布线之间的耦合噪声的半导体存储装置。

公开(公告)号：CN1492445A

公开(公告)日：2004-04-28

申请号：CN03143699.4

申请日：2003-07-30

Applicant: 株式会社瑞萨科技

Inventor： 吉泽知晃 ,  新居浩二 ,  今冈进

IPC: G11C11/413 ,  G11C11/419

CPC classification number: G11C29/026 ,  G11C7/06 ,  G11C7/14 ,  G11C11/41 ,  G11C29/02 ,  G11C29/028 ,  G11C29/50012 ,  G11C2207/065

Abstract: 一种半导体存储器件。在每个规定数目的字线中，设置具有多个虚拟单元的虚拟电路(1a－1c)。在选择对应的字线时，使用包含于该虚拟电路中的多个虚拟单元来驱动与正规位线相同负载的虚拟位线(DBL)。通过虚拟读出放大器(DSA)检测该虚拟位线(DBL)的电位，生成读出起动信号(SE)。无论阵列结构如何，都可以正确地检测读出时序。

公开(公告)号：CN1870175B

公开(公告)日：2010-06-09

申请号：CN200610084114.4

申请日：2006-05-23

Applicant: 株式会社瑞萨科技

Inventor： 新居浩二 ,  大林茂树 ,  牧野博之 ,  石桥孝一郎 ,  筱原寻史

IPC: G11C11/416 ,  G11C11/419 ,  G11C11/413

CPC classification number: G11C11/419 ,  G11C5/063 ,  G11C11/412

Abstract: 按每个存储器单元列配置单元电源线(PVL0-PVLn)，根据对应列的位线(BL0、/BL0-BLn、/BLn)的电压电平调整单元电源线的阻抗或电压电平。在数据写入时，根据选择列的位线电位，将单元电源线设成浮置状态，变更其电压电平，并减小所选择的存储器单元的锁存能力，高速写入数据。从而，实现在低电源电压下也能稳定进行数据的写入/读出的静态型半导体存储装置。

公开(公告)号：CN101202292A

公开(公告)日：2008-06-18

申请号：CN200810002247.1

申请日：2004-08-30

Applicant: 株式会社瑞萨科技

Inventor： 平野有一 ,  一法师隆志 ,  前川繁登 ,  新居浩二

IPC: H01L27/12 ,  H01L27/11 ,  H01L23/522

CPC classification number: H01L2924/0002 ,  H01L2924/00

Abstract: 本发明涉及半导体存储器件及其制造方法。本发明的课题是，抑制SRAM单元的形成面积的增大并谋求工作的稳定。在SRAM单元的存取MOS晶体管Q5的栅电极(33)上，形成与字线连接的接触(45)。接触(45)穿通元件隔离绝缘膜(14)，抵达SOI层(13)。驱动MOS晶体管Q1的体区与第1存取MOS晶体管Q5的体区经元件隔离绝缘膜(14)下方的SOI层(13)相互电连接。因而，存取MOS晶体管Q5在其栅电极与体区之间形成用接触(45)连接的DTMOS结构，接触(45)还与第1驱动晶体管Q1的体区电连接。

公开(公告)号：CN101853698A

公开(公告)日：2010-10-06

申请号：CN201010157113.4

申请日：2006-05-23

Applicant: 株式会社瑞萨科技

Inventor： 新居浩二 ,  大林茂树 ,  牧野博之 ,  石桥孝一郎 ,  筱原寻史

IPC: G11C11/413

CPC classification number: G11C11/419 ,  G11C5/063 ,  G11C11/412

Abstract: 本发明提供一种半导体装置。按每个存储器单元列配置单元电源线(PVL0-PVLn)，根据对应列的位线(BL0、/BL0-BLn、/BLn)的电压电平调整单元电源线的阻抗或电压电平。在数据写入时，根据选择列的位线电位，将单元电源线设成浮置状态，变更其电压电平，并减小所选择的存储器单元的锁存能力，高速写入数据。从而，实现在低电源电压下也能稳定进行数据的写入/读出的静态型半导体存储装置。

公开(公告)号：CN100423267C

公开(公告)日：2008-10-01

申请号：CN200410074878.6

申请日：2004-08-30

Applicant: 株式会社瑞萨科技

Inventor： 平野有一 ,  一法师隆志 ,  前川繁登 ,  新居浩二

IPC: H01L27/10 ,  H01L21/8244 ,  H01L21/84 ,  H01L29/786

CPC classification number: H01L21/84 ,  H01L27/0207 ,  H01L27/11 ,  H01L27/1108 ,  H01L27/1203 ,  Y10S257/903 ,  Y10S257/904

Abstract: 本发明涉及一种半导体存储器件及其制造方法，抑制SRAM单元的形成面积的增大并谋求工作的稳定。在SRAM单元的存取MOS晶体管Q5的栅电极(33)上，形成与字线连接的接触(45)。接触(45)穿通元件隔离绝缘膜(14)，抵达SOI层(13)。驱动MOS晶体管Q1的体区与第1存取MOS晶体管Q5的体区经元件隔离绝缘膜(14)下方的SOI层(13)相互电连接。因而，存取MOS晶体管Q5在其栅电极与体区之间形成用接触(45)连接的DTMOS结构，接触(45)还与第1驱动晶体管Q1的体区电连接。

公开(公告)号：CN101202249A

公开(公告)日：2008-06-18

申请号：CN200810002248.6

申请日：2004-08-30

Applicant: 株式会社瑞萨科技

Inventor： 平野有一 ,  一法师隆志 ,  前川繁登 ,  新居浩二

IPC: H01L21/8244 ,  H01L21/84 ,  H01L21/768

CPC classification number: H01L2924/0002 ,  H01L2924/00

Abstract: 本发明涉及半导体存储器件及其制造方法。本发明的课题是，抑制SRAM单元的形成面积的增大并谋求工作的稳定。在SRAM单元的存取MOS晶体管Q5的栅电极(33)上，形成与字线连接的接触(45)。接触(45)穿通元件隔离绝缘膜(14)，抵达SOI层(13)。驱动MOS晶体管Q1的体区与第1存取MOS晶体管Q5的体区经元件隔离绝缘膜(14)下方的SOI层(13)相互电连接。因而，存取MOS晶体管Q5在其栅电极与体区之间形成用接触(45)连接的DTMOS结构，接触(45)还与第1驱动晶体管Q1的体区电连接。