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公开(公告)号：CN109524458B
公开(公告)日：2022-07-26
申请号：CN201810161058.2
申请日：2018-02-27
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Inventor： 水上诚
IPC: H01L29/49
Abstract: 一种半导体装置具备第1电极、第2电极、第1半导体区域、多个第2半导体区域、多个第3半导体区域、多个第3电极以及多个栅极电极。在由从上述第1电极朝向上述第2电极的方向和上述第2方向规定的截面内的第1区域中，上述栅极电极以及上述第3电极以第3配置周期在上述第2方向上并行地且周期性地配置，上述第3配置周期是通过将上述栅极电极以及上述第3电极的个数之比为m1比1的第2方向上的第1配置周期、与上述栅极电极以及上述第3电极的个数之比为m2比1的上述第2方向上的第2配置周期组合而成为第1区域中的上述栅极电极以及上述第3电极的个数之比为m3比m4的配置周期，m1、m2、m3、m4为正整数，且m3为m4以上。
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公开(公告)号：CN113451247A
公开(公告)日：2021-09-28
申请号：CN202010875372.4
申请日：2020-08-27
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L23/488 , B82Y30/00
Abstract: 本发明的实施方式的半导体装置具备半导体层、金属层及接合层，所述接合层设置于半导体层与金属层之间且包含多个银粒子和存在于多个银粒子之间的含有金的区域。
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公开(公告)号：CN116799060A
公开(公告)日：2023-09-22
申请号：CN202210728707.9
申请日：2022-06-24
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/78 , H01L29/423 , H01L21/336
Abstract: 实施方式提供能够提高开关速度的半导体装置及其制造方法。实施方式的半导体装置具有：第一电极；第一导电型的第一半导体层，设置在第一电极上；第二导电型的第二导电型柱，设置在第一半导体层上；第一导电型柱，设置在第一半导体层上，具有：低浓度层，为第一导电型且杂质浓度的平均值比第二导电型柱的杂质浓度的平均值低；和高浓度层，为第一导电型且杂质浓度的平均值比第二导电型柱的杂质浓度的平均值高；第二导电型的第二半导体层，设置在第一导电型柱上；第一导电型的第三半导体层，设置在第二半导体层上；第二电极，与第二导电型柱及第三半导体层连接；第三电极；以及绝缘膜，配置在第二半导体层与第三电极之间。
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公开(公告)号：CN104916707B
公开(公告)日：2019-01-18
申请号：CN201510096483.4
申请日：2015-03-04
Applicant: 株式会社东芝
IPC: H01L29/868 , H01L21/329
Abstract: 本发明的实施方式提供使导通电阻降低的半导体装置及其制造方法。实施方式的半导体装置，具备：第1电极；第2电极；第1导电型的第1半导体层，设在上述第1电极与上述第2电极之间，具有在从上述第1电极朝向上述第2电极的第1方向上碳空位密度变低的区域；第1导电型的第2半导体层，设在上述第1电极与上述第1半导体层之间，杂质元素浓度比上述第1半导体层高；以及第2导电型的多个第3半导体层，设在上述第2电极与上述第1半导体层之间。
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公开(公告)号：CN104064597A
公开(公告)日：2014-09-24
申请号：CN201310408423.2
申请日：2013-09-10
Applicant: 株式会社东芝
Inventor： 水上诚
IPC: H01L29/78 , H01L29/423 , H01L21/336 , H01L21/28
CPC classification number: H01L29/0619 , H01L21/046 , H01L29/0696 , H01L29/086 , H01L29/1095 , H01L29/1608 , H01L29/66068 , H01L29/66712 , H01L29/7802
Abstract: 本实施例的一方面提供了一种半导体器件，该器件包括：第一电极；具有第一导电类型的连接至第一电极的第一半导体层；具有第二导电类型的接触第一半导体层的第二半导体层；具有第一导电类型的第三半导体层，第三半导体层的杂质浓度小于第二半导体层的杂质浓度，通过第二半导体层将接触第二半导体层的第三半导体层与第一半导体层分离；设置在第二半导体层以及分别布置在第二半导体层的两侧处的第一半导体层和第三半导体层上的栅极绝缘体；在栅极绝缘体上的栅电极；以及连接至第三半导体层的第二电极。
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Patent Agency Ranking
公开(公告)号：CN101132009A
公开(公告)日：2008-02-27
申请号：CN200710142746.6
申请日：2007-08-23
Applicant: 株式会社东芝
CPC classification number: H01L27/11524 , H01L21/84 , H01L27/115 , H01L27/11521 , H01L27/1203
Abstract: 一种包括沿行方向布置的多个单元组的半导体存储器，其中每一个单元组包括：半导体区；在所述半导体区上的第一埋置绝缘膜；在第一埋置绝缘膜上的第二埋置绝缘膜，其具有比第一埋置绝缘膜更高的介电常数；在第二埋置绝缘膜上的半导体层；以及沿列方向布置的多个存储单元晶体管，其中每一个存储单元晶体管具有限定在所述半导体层中的源区、漏区和沟道区。
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公开(公告)号：CN119817186A
公开(公告)日：2025-04-11
申请号：CN202480003838.8
申请日：2024-02-15
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Abstract: 提供一种能够提高特性的半导体装置。根据实施方式，半导体装置包含第一电极、第一导电部件、第一导电型的第一半导体区域及第二导电型的第二半导体区域。第一半导体区域设置在第一电极与第一导电部件之间。第一半导体区域包括第一～第三部分区域。第一半导体区域以及第一导电部件进行肖特基接触。第二半导体区域包含沿着第一方向延伸的多个第一部分、沿着第二方向延伸的多个第二部分、及第三部分。第三部分设置于多个第二部分的周围，与多个第二部分连续。第一部分区域设置在第一电极与多个第一部分之间以及第一电极与第二部分区域之间。第二部分区域设置在多个第一部分中的一个与多个第一部分中的另一个之间。
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公开(公告)号：CN115939194A
公开(公告)日：2023-04-07
申请号：CN202210012391.3
申请日：2022-01-07
Applicant: 东芝电子元件及存储装置株式会社 , 株式会社东芝
Abstract: 本发明的实施方式主要涉及半导体装置及其制造方法。实施方式的半导体装置具备：含有钛(Ti)的电极、碳化硅层、第一区域和第二区域，所述第一区域设置于碳化硅层与电极之间，且含有硅(Si)及氧(O)，厚度为2nm～10nm，所述第二区域设置于第一区域与电极之间，且含有钛(Ti)及硅(Si)。
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公开(公告)号：CN115911126A
公开(公告)日：2023-04-04
申请号：CN202210019639.9
申请日：2022-01-10
Applicant: 东芝电子元件及存储装置株式会社 , 株式会社东芝
Abstract: 半导体装置具有：包含与具有第1面和第2面的碳化硅层的第1面相接的第1区域的第1导电型的第1碳化硅区域；第1碳化硅区域与第1面之间的第2导电型的第2碳化硅区域；第2碳化硅区域与第1面之间的第2导电型的第3碳化硅区域；第2碳化硅区域与第1面之间的第1导电型的第4碳化硅区域；设置于第1面侧且在第1方向延伸的第1栅极电极；在第1方向延伸的第2栅极电极；包含第1部分和第2部分的第1电极以及设置于碳化硅层的第2面侧的第2电极，第1部分设置于第1面侧并设置于第1栅极电极与第2栅极电极之间，与第3及第4碳化硅区域相接，第2部分设置于第1栅极电极与第2栅极电极之间，设置于第1部分的第1方向，与第1区域相接。
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公开(公告)号：CN114203817A
公开(公告)日：2022-03-18
申请号：CN202110646851.3
申请日：2021-06-10
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 实施方式的半导体装置具有第一电极、第二电极、第一导电型的第一半导体层、第二导电型的第二半导体层、第一导电型的第三半导体层、第一导电型的第一有源区域、以及第三电极。所述第一半导体层设于所述第一电极与所述第二电极之间。所述第二半导体层设于所述第一半导体层之上。所述第一有源区域在第二方向上与所述第二半导体层邻接。所述第一有源区域具有所述第一上部与第二下部。所述第一下部在所述第二方向上的宽度的平均值比所述第一上部在所述第二方向上的宽度的平均值大。所述第三半导体层与所述第二电极电连接。所述第三电极隔着绝缘膜设于与所述第一有源区域之间。
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