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公开(公告)号：CN110896103B
公开(公告)日：2024-02-02
申请号：CN201910112527.6
申请日：2019-02-13
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/78 , H01L27/088 , H01L21/8234 , H01L21/336
Abstract: 本发明提供能够实现小型化的半导体装置。半导体装置具备：第一导电型的第一半导体区域；第二导电型的第二半导体区域及第三半导体区域，与所述第一半导体区域相接，且相互隔离；所述第二导电型的第四半导体区域，与所述第一半导体区域相接，配置于所述第二半导体区域与所述第三半导体区域之间，被从所述第二半导体区域及所述第三半导体区域隔离；第一绝缘膜，与所述第一半导体区域中的所述第二半导体区域与所述第四半导体区域之间的第一部分相接；第二绝缘膜，与所述第一半导体区域中的所述第三半导体区域与所述第四半导体区域之间的第二部分相接，且比所述第一绝缘膜厚；第一电极，与所述第一绝缘膜相接；以及第二电极，与所述第二绝缘膜相接。
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公开(公告)号：CN109509786B
公开(公告)日：2021-09-10
申请号：CN201810082126.6
申请日：2018-01-29
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/417 , H01L29/78
Abstract: 实施方式提供一种在晶体管的饱和区域、漏极电流稳定的半导体装置。实施方式的半导体装置具有：第1导电型的半导体部分；第2导电型的第1半导体层以及第2半导体层，相互隔离地设于上述半导体部分的上层部分；栅电极，设于上述半导体部分上；第1接触部，贯通上述栅电极，下部配置于上述第1半导体层内，下端与上述第1半导体层连接；第2接触部，贯通上述栅电极，下部配置于上述第2半导体层内，下端与上述第2半导体层连接；第1绝缘膜，设于上述第1接触部的侧面和上述第1半导体层之间以及上述第1接触部和上述栅电极之间；以及第2绝缘膜，设于上述第2接触部的侧面和上述第2半导体层之间以及上述第2接触部和上述栅电极之间。
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公开(公告)号：CN109509786A
公开(公告)日：2019-03-22
申请号：CN201810082126.6
申请日：2018-01-29
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/417 , H01L29/78
Abstract: 实施方式提供一种在晶体管的饱和区域、漏极电流稳定的半导体装置。实施方式的半导体装置具有：第1导电型的半导体部分；第2导电型的第1半导体层以及第2半导体层，相互隔离地设于上述半导体部分的上层部分；栅电极，设于上述半导体部分上；第1接触部，贯通上述栅电极，下部配置于上述第1半导体层内，下端与上述第1半导体层连接；第2接触部，贯通上述栅电极，下部配置于上述第2半导体层内，下端与上述第2半导体层连接；第1绝缘膜，设于上述第1接触部的侧面和上述第1半导体层之间以及上述第1接触部和上述栅电极之间；以及第2绝缘膜，设于上述第2接触部的侧面和上述第2半导体层之间以及上述第2接触部和上述栅电极之间。
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公开(公告)号：CN110896103A
公开(公告)日：2020-03-20
申请号：CN201910112527.6
申请日：2019-02-13
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/78 , H01L27/088 , H01L21/8234 , H01L21/336
Abstract: 本发明提供能够实现小型化的半导体装置。半导体装置具备：第一导电型的第一半导体区域；第二导电型的第二半导体区域及第三半导体区域，与所述第一半导体区域相接，且相互隔离；所述第二导电型的第四半导体区域，与所述第一半导体区域相接，配置于所述第二半导体区域与所述第三半导体区域之间，被从所述第二半导体区域及所述第三半导体区域隔离；第一绝缘膜，与所述第一半导体区域中的所述第二半导体区域与所述第四半导体区域之间的第一部分相接；第二绝缘膜，与所述第一半导体区域中的所述第三半导体区域与所述第四半导体区域之间的第二部分相接，且比所述第一绝缘膜厚；第一电极，与所述第一绝缘膜相接；以及第二电极，与所述第二绝缘膜相接。
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Patent Agency Ranking
公开(公告)号：CN112436005B
公开(公告)日：2024-02-09
申请号：CN201911364554.9
申请日：2019-12-26
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L27/092 , H01L29/423
Abstract: 实施方式提供电平移位电路能够长期间稳定地动作的半导体装置。实施方式的半导体装置具备增强型的第1～第6晶体管。上述第1以及上述第4晶体管为p沟道型。上述第2、第3、第5以及第6晶体管为n沟道型。上述第3晶体管的耐压比上述第2晶体管的耐压低。上述第6晶体管的耐压比上述第5晶体管的耐压低。上述第1晶体管、上述第2晶体管、以及上述第3晶体管串联连接在第1电源电位与比上述第1电源电位低的第2电源电位之间。上述第4晶体管、上述第5晶体管、以及上述第6晶体管也串联连接在上述第1电源电位与上述第2电源电位之间。
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公开(公告)号：CN111668295A
公开(公告)日：2020-09-15
申请号：CN201910500088.6
申请日：2019-06-11
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Abstract: 实施方式提供的能够降低噪声的耦合型场效应晶体管具备：第1导电型的第1半导体层；元件分离绝缘体，设置于第1半导体层的上层部分，划分出有源区域；第2半导体层，设置于有源区域内的第1半导体层上，为第2导电型，且第1方向的端部从元件分离绝缘体分离；源极层，设置于第2半导体层上，为第2导电型，杂质浓度比第2半导体层的杂质浓度高；漏极层，设置于第2半导体层上，在与第1方向交叉的第2方向上从源极层分离，为第2导电型，杂质浓度比第2半导体层的杂质浓度高；以及栅极层，设置于第2半导体层上，配置于源极层与漏极层之间，从源极层及漏极层分离，为第1导电型。
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公开(公告)号：CN115832059A
公开(公告)日：2023-03-21
申请号：CN202210214734.4
申请日：2022-03-07
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/788 , H01L21/336 , H01L29/792
Abstract: 本发明的实施方式涉及半导体装置及其制造方法。本实施方式的半导体装置具备半导体基板、存储晶体管和MOS晶体管。存储晶体管具有在半导体基板上依次配置的至少第1硅氧化膜和第1栅极电极。MOS晶体管具有在导体基板上依次配置的第2硅氧化膜和第2栅极电极。在存储晶体管的第1硅氧化膜及第1栅极电极中的至少一方不产生鸟喙部。
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公开(公告)号：CN112436005A
公开(公告)日：2021-03-02
申请号：CN201911364554.9
申请日：2019-12-26
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L27/092 , H01L29/423
Abstract: 实施方式提供电平移位电路能够长期间稳定地动作的半导体装置。实施方式的半导体装置具备增强型的第1～第6晶体管。上述第1以及上述第4晶体管为p沟道型。上述第2、第3、第5以及第6晶体管为n沟道型。上述第3晶体管的耐压比上述第2晶体管的耐压低。上述第6晶体管的耐压比上述第5晶体管的耐压低。上述第1晶体管、上述第2晶体管、以及上述第3晶体管串联连接在第1电源电位与比上述第1电源电位低的第2电源电位之间。上述第4晶体管、上述第5晶体管、以及上述第6晶体管也串联连接在上述第1电源电位与上述第2电源电位之间。
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