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公开(公告)号：CN100359605C
公开(公告)日：2008-01-02
申请号：CN200310101036.0
申请日：1999-09-10
Applicant: 株式会社东芝
IPC: G11C16/06
CPC classification number: G11C16/10 , G11C16/0433
Abstract: 存储单元阵列，具有由1个存储单元和夹着其的2个选择晶体管构成的单元。在1个区上，由连接在1条控制栅线CGL上的存储单元构成1页。在位线BLi上，连接具有闩锁功能的读出放大器。首先，将1页份的存储单元的数据读出到读出放大器，在读出放大器中改写数据，在进行页消除之后，将读出放大器的数据编程在1页份的存储单元上。通过在读出放大器中改写数据，就可以进行页单位或者字节单位的数据改写。
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公开(公告)号：CN1292480C
公开(公告)日：2006-12-27
申请号：CN03104439.5
申请日：2003-02-14
Applicant: 株式会社东芝
CPC classification number: H01L27/11521 , G11C16/0483 , H01L27/0207 , H01L27/115 , H01L27/11519 , H01L27/11524
Abstract: 一种非易失性半导体存储装置，其特征在于：具有：配置在行方向的多条字线；配置在与字线正交的列方向的位线；配置在列方向，并且具有通过多条字线的任意一条，分别控制电荷存储状态的电荷存储层的存储单元晶体管；在存储单元晶体管的排列的一端一侧，在列方向相邻配置，并且选择排列的存储单元晶体管的多个第一选择晶体管；连接了第一选择晶体管的各栅极的第一选择栅布线。
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公开(公告)号：CN1519938A
公开(公告)日：2004-08-11
申请号：CN03104439.5
申请日：2003-02-14
Applicant: 株式会社东芝
CPC classification number: H01L27/11521 , G11C16/0483 , H01L27/0207 , H01L27/115 , H01L27/11519 , H01L27/11524
Abstract: 一种非易失性半导体存储装置，其特征在于：具有：配置在行方向的多条字线；配置在与字线正交的列方向的位线；配置在列方向，并且具有通过多条字线的任意一条，分别控制电荷存储状态的电荷存储层的存储单元晶体管；在存储单元晶体管的排列的一端一侧，在列方向相邻配置，并且选择排列的存储单元晶体管的多个第一选择晶体管；连接了第一选择晶体管的各栅极的第一选择栅布线。
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公开(公告)号：CN1529319A
公开(公告)日：2004-09-15
申请号：CN200310101037.5
申请日：1999-09-10
Applicant: 株式会社东芝
IPC: G11C16/06
CPC classification number: G11C16/10 , G11C16/0433
Abstract: 存储单元阵列，具有由1个存储单元和夹着其的2个选择晶体管构成的单元。在1个区上，由连接在1条控制栅线CGL上的存储单元构成1页。在位线BLi上，连接具有闩锁功能的读出放大器。首先，将1页份的存储单元的数据读出到读出放大器，在读出放大器中改写数据，在进行页消除之后，将读出放大器的数据编程在1页份的存储单元上。通过在读出放大器中改写数据，就可以进行页单位或者字节单位的数据改写。
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公开(公告)号：CN100382325C
公开(公告)日：2008-04-16
申请号：CN200510056372.7
申请日：2005-03-18
Applicant: 株式会社东芝
IPC: H01L27/115 , G11C16/02 , H01L21/8247
CPC classification number: H01L27/11524 , G11C11/005 , G11C16/0433 , G11C16/0483 , G11C16/08 , G11C16/20 , H01L27/105 , H01L27/115 , H01L27/11517 , H01L27/11521 , H01L27/11526 , H01L27/11546
Abstract: 本发明提供一种能抑制制造成本且承载有多个半导体存储器的半导体集成电路器件。该半导体集成电路器件包括：含有第一、第二选择晶体管和在上述第一、第二选择晶体管之间串联连接的多个第一存储单元晶体管的第一非易失性半导体存储器；含有串联连接的第三选择晶体管和第二存储单元晶体管的第二非易失性半导体存储器。第一、第二存储单元晶体管分别具备的第一、第二栅绝缘膜(603)具有相同的厚度；上述第一、第二浮置栅极(604)具有相同的厚度；上述第一、第二栅极间绝缘膜(605)具有相同的厚度；上述第一、第二控制栅极(606)具有相同的厚度。
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Patent Agency Ranking
公开(公告)号：CN1670959A
公开(公告)日：2005-09-21
申请号：CN200510056372.7
申请日：2005-03-18
Applicant: 株式会社东芝
CPC classification number: H01L27/11524 , G11C11/005 , G11C16/0433 , G11C16/0483 , G11C16/08 , G11C16/20 , H01L27/105 , H01L27/115 , H01L27/11517 , H01L27/11521 , H01L27/11526 , H01L27/11546
Abstract: 本发明提供一种能抑制制造成本且承载有多个半导体存储器的半导体集成电路器件。该半导体集成电路器件包括：含有第一、第二选择晶体管和在上述第一、第二选择晶体管之间串联连接的多个第一存储单元晶体管的第一非易失性半导体存储器；含有串联连接的第三选择晶体管和第二存储单元晶体管的第二非易失性半导体存储器。第一、第二存储单元晶体管分别具备的第一、第二栅绝缘膜(603)具有相同的厚度；上述第一、第二浮置栅极(604)具有相同的厚度；上述第一、第二栅极间绝缘膜(605)具有相同的厚度；上述第一、第二控制栅极(606)具有相同的厚度。
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公开(公告)号：CN1619812A
公开(公告)日：2005-05-25
申请号：CN200410094613.2
申请日：2001-09-27
Applicant: 株式会社东芝
IPC: H01L25/065 , H01L21/50
CPC classification number: H01L2224/16145
Abstract: 一种层叠型半导体器件，由至少三个分别包含半导体集成电路芯片且具有规格的半导体集成电路器件层叠而形成，其中：上述半导体集成电路器件中，至少两个的除尺寸以外的上述规格的数值不同，且最下层的或最上层的半导体集成电路器件的除尺寸以外的规格的数值为最小或最大。
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公开(公告)号：CN1185708C
公开(公告)日：2005-01-19
申请号：CN01116669.X
申请日：2001-04-20
Applicant: 株式会社东芝
IPC: H01L25/04 , H01L25/065
CPC classification number: H01L23/525 , H01L23/481 , H01L23/5256 , H01L25/0657 , H01L2224/05001 , H01L2224/05569 , H01L2224/0557 , H01L2224/05571 , H01L2224/16 , H01L2225/06513 , H01L2225/06541 , H01L2924/01078 , H01L2924/13091 , H01L2924/00
Abstract: 对同样构成的多个半导体芯片进行叠层，构成一种多芯片半导体器件。在上述各半导体芯片内设置有自由可选电路。在该自由可选电路中设置了相当于各芯片叠层级数的熔丝，通过切断该熔丝，单独接收各芯片的芯片控制信号。
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公开(公告)号：CN1529318A
公开(公告)日：2004-09-15
申请号：CN200310101036.0
申请日：1999-09-10
Applicant: 株式会社东芝
IPC: G11C16/06
CPC classification number: G11C16/10 , G11C16/0433
Abstract: 存储单元阵列，具有由1个存储单元和夹着其的2个选择晶体管构成的单元。在1个区上，由连接在1条控制栅线CGL上的存储单元构成1页。在位线BLi上，连接具有闩锁功能的读出放大器。首先，将1页份的存储单元的数据读出到读出放大器，在读出放大器中改写数据，在进行页消除之后，将读出放大器的数据编程在1页份的存储单元上。通过在读出放大器中改写数据，就可以进行页单位或者字节单位的数据改写。
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公开(公告)号：CN1318866A
公开(公告)日：2001-10-24
申请号：CN01116669.X
申请日：2001-04-20
Applicant: 株式会社东芝
IPC: H01L25/04 , H01L25/065
CPC classification number: H01L23/525 , H01L23/481 , H01L23/5256 , H01L25/0657 , H01L2224/05001 , H01L2224/05569 , H01L2224/0557 , H01L2224/05571 , H01L2224/16 , H01L2225/06513 , H01L2225/06541 , H01L2924/01078 , H01L2924/13091 , H01L2924/00
Abstract: 对同样构成的多个半导体芯片进行叠层,构成一种多芯片半导体器件。在上述各半导体芯片内设置有自由可选电路。在该自由可选电路中设置了相当于各芯片叠层级数的熔丝,通过切断该熔丝,单独接收各芯片的芯片控制信号。
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