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公开(公告)号：CN101404183A
公开(公告)日：2009-04-08
申请号：CN200810168949.7
申请日：2008-09-26
Applicant: 松下电器产业株式会社
IPC: G11C29/42
CPC classification number: G11C7/1006 , G06F11/1048 , G11C5/025 , G11C7/1012 , G11C7/1051 , G11C7/106 , G11C29/70 , G11C2029/0411
Abstract: 在半导体存储装置中，相对于与字线正交的方向形成的数据线，在沿数据线的延伸方向上，列状地邻接配置数据锁存器(300)、多路转换器(601、602)、ECC电路部(401)、输入输出电路部(500)，以位片状地形成数据总线系统的布局。进而，为了使各比特的延迟时间均一化，均等地分散配置奇偶校验位。在搭载了ECC功能的比特宽度宽广的存储器装置中，带来从存储器阵列部到电路的数据总线的布线布局及延迟时间的增大。另外，加大ECC电路的处理比特宽度后，由于电路级数的增加，存取性能恶化，布局的面积也增大。
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公开(公告)号：CN101169968A
公开(公告)日：2008-04-30
申请号：CN200710165610.7
申请日：2007-10-23
Applicant: 松下电器产业株式会社
Inventor： 饭田真久
IPC: G11C11/409
CPC classification number: G11C5/14 , G11C11/4074 , G11C11/4094
Abstract: 根据本发明的半导体存储装置包括：多个存储器单元，各自具有源极连接于位线和栅极连接于字线的存取晶体管，还具有存储电极连接于所述存取晶体管漏极的电容器，所述多个存储器单元以列和行的方向放置成矩阵形状；读出放大器电路，通过所述位线连接于所述存取晶体管的源极；位线预充电电压生成电路，用于生成位线预充电电压，并向所述位线供应所生成的位线预充电电压，所述位线预充电电压低于待供应给所述读出放大器电路的读出放大器供应电压；和单元板电压生成电路，用于生成单元板电压，并向所述电容器的板状电极供应所生成的单元板电压，所述单元板电压被设置为低于所述位线预充电电压。
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公开(公告)号：CN101404183B
公开(公告)日：2014-03-05
申请号：CN200810168949.7
申请日：2008-09-26
Applicant: 松下电器产业株式会社
IPC: G11C29/42
CPC classification number: G11C7/1006 , G06F11/1048 , G11C5/025 , G11C7/1012 , G11C7/1051 , G11C7/106 , G11C29/70 , G11C2029/0411
Abstract: 在半导体存储装置中，相对于与字线正交的方向形成的数据线，在沿数据线的延伸方向上，列状地邻接配置数据锁存器(300)、多路转换器(601、602)、ECC电路部(401)、输入输出电路部(500)，以位片状地形成数据总线系统的布局。进而，为了使各比特的延迟时间均一化，均等地分散配置奇偶校验位。在搭载了ECC功能的比特宽度宽广的存储器装置中，带来从存储器阵列部到电路的数据总线的布线布局及延迟时间的增大。另外，加大ECC电路的处理比特宽度后，由于电路级数的增加，存取性能恶化，布局的面积也增大。
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公开(公告)号：CN101404184B
公开(公告)日：2012-10-10
申请号：CN200810212654.5
申请日：2008-08-27
Applicant: 松下电器产业株式会社
Inventor： 饭田真久
CPC classification number: G11C7/1006 , G06F11/1008 , G11C7/1051 , G11C7/106 , G11C7/1078 , G11C7/1087 , G11C11/4093 , G11C11/4096 , G11C2029/0411 , G11C2207/104
Abstract: 本发明公开了一种半导体存储装置。在RAS周期，存储单元数据被从存储单元(10)读出到位线上，在读出放大器(20)中被放大。多路复用器、多路分解器(8)根据行预解码信号AX 将1/2条数的位线连接在全局数据线GDL/NGDL 上。被连接的位线上的数据在数据放大器第一锁存器(30)中被放大并被保持好。在CAS周期，根据列预解码信号AY 选出1/4条数的信号，输入到错误检测、纠正电路40中进行错误纠正，经由第二锁存器60输出到读出输出总线D0 中。因此，能够缩短CAS存取时间，提高数据传送效率。
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公开(公告)号：CN1527323B
公开(公告)日：2010-05-12
申请号：CN200410007488.7
申请日：2004-03-05
Applicant: 松下电器产业株式会社
IPC: G11C11/407 , G11C11/4074
CPC classification number: G11C5/145 , G11C7/12 , G11C11/4074 , G11C11/4094
Abstract: 本发明提供一种半导体存储器件及载有其和逻辑电路器件的半导体器件，可同时实现位线预充电动作的高速化以及缩小布图面积。在位线预充电电压发生装置中所包含的预充电电压激励电路(105)中，设置了起开关作用的P沟道晶体管(206、207)。这样，提高了激励的效率，减小了用于激励的电容器(200)的电容面积。
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Patent Agency Ranking
公开(公告)号：CN101404185A
公开(公告)日：2009-04-08
申请号：CN200810213597.2
申请日：2008-09-19
Applicant: 松下电器产业株式会社
IPC: G11C29/42
CPC classification number: G11C7/1006 , G06F11/1032 , G11C7/1051 , G11C7/106 , G11C7/1078 , G11C7/1087 , G11C2029/0411 , G11C2207/104
Abstract: 本发明公开了一种在不受存储单元影响的情况下对用来纠错的电路进行检查的半导体存储装置。该半导体存储装置构成为：具有生成对应输入数据的奇偶数据的奇偶数据生成电路，锁存输入数据或从正规存储单元阵列读出的数据的正规数据锁存部，选择输入数据或所述奇偶数据并输出的输入选择电路，锁存所述输入选择电路的输出或从奇偶存储单元阵列读出的数据并输出的奇偶数据锁存部，以及使用在所述奇偶数据锁存部锁存的数据对在所述正规数据锁存部锁存的数据进行错误检测、当检测出错误时进行纠错并将所获得的结果输出的纠错电路；该半导体存储装置能够将所述奇偶数据锁存部的输出向该半导体存储装置的外部输出。
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公开(公告)号：CN101404184A
公开(公告)日：2009-04-08
申请号：CN200810212654.5
申请日：2008-08-27
Applicant: 松下电器产业株式会社
Inventor： 饭田真久
IPC: G11C29/42
CPC classification number: G11C7/1006 , G06F11/1008 , G11C7/1051 , G11C7/106 , G11C7/1078 , G11C7/1087 , G11C11/4093 , G11C11/4096 , G11C2029/0411 , G11C2207/104
Abstract: 本发明公开了一种半导体存储装置。在RAS周期，存储单元数据被从存储单元(10)读出到位线上，在读出放大器(20)中被放大。多路复用器、多路分解器(8)根据行预解码信号AX 将1/2条数的位线连接在全局数据线GDL/NGDL 上。被连接的位线上的数据在数据放大器第一锁存器(30)中被放大并被保持好。在CAS周期，根据列预解码信号AY 选出1/4条数的信号，输入到错误检测、纠正电路40中进行错误纠正，经由第二锁存器60输出到读出输出总线DO 中。因此，能够缩短CAS存取时间，提高数据传送效率。
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公开(公告)号：CN101286361A
公开(公告)日：2008-10-15
申请号：CN200810092160.8
申请日：2008-04-10
Applicant: 松下电器产业株式会社
IPC: G11C11/406
CPC classification number: G11C11/406 , G11C11/40603 , G11C11/40618
Abstract: 本发明提供一种半导体存储器件，包括：多个存储块；多个更新块计数器，生成2个以上存储块的块地址，选择所述多个存储块中进行更新的2个以上存储块；更新字线计数器，生成对所述2个以上的存储块共用的共用字线地址；以及仲裁电路，根据所述2个以上块地址和所述共用字线地址，生成至少一个第一字线地址，并进行仲裁以使得在对从外部供给的第二字线地址表示的字线进行访问的期间，进行所述至少一个第一字线地址表示的各条字线的更新。根据本发明，在不使用存储体的半导体存储器件中，能够同时执行来自外部的访问和内部更新，而不在安装有该半导体存储器件的系统一侧考虑内部更新地址，并实现面积的减小和低耗电。
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公开(公告)号：CN1423335A
公开(公告)日：2003-06-11
申请号：CN02152706.7
申请日：2002-11-20
Applicant: 松下电器产业株式会社
IPC: H01L27/108 , G11C11/34
CPC classification number: H01L27/10882 , G11C7/02 , G11C7/18 , H01L23/5225 , H01L27/10885 , H01L27/10897 , H01L2924/0002 , H01L2924/3011 , H01L2924/00
Abstract: 单节点方式(开敞位线型)的动态型RAM中,以读出放大为中心左右配置了子阵。这个子阵拥有多数动态型储存元件。在位于读出放大列的左侧或右侧的子阵中,由同一行位线构成互补位线对。各个子阵中的各个位线之间的每一个间隔,配置着与这些位线平行且制成在同一配线层的屏蔽用的配线形式。这些配线形式设定了全电源电位等的固定电位。因此,有效地减少了相邻位线之间的生成干涉杂音。
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公开(公告)号：CN102216996A
公开(公告)日：2011-10-12
申请号：CN200980145701.1
申请日：2009-02-23
Applicant: 松下电器产业株式会社
Inventor： 饭田真久
IPC: G11C11/407
CPC classification number: G11C11/4085 , G11C8/08
Abstract: 以对在复位动作时设定的负电压的字线复位电平电压(Vw)进行锁存来存储的方式，由PMOS晶体管(QP1～2)和NMOS晶体管(QN1～2)来基本构成字线驱动器(120a)。并且，将应力缓和用的PMOS晶体管(QP4)和NMOS晶体管(QN3)追加到字线驱动器(120a)中，并追加字线偏压控制电路(210)，其在字线置位时、复位开始时和复位期间，将提供偏压控制为有效。
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