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公开(公告)号：CN1225025C
公开(公告)日：2005-10-26
申请号：CN02155863.9
申请日：2002-12-12
Applicant: 松下电器产业株式会社
IPC: H01L27/10
Abstract: 在现有半导体存储装置中，为实现高速存储，在字线上层设置贴衬布线并在另外设置于存储单元阵列部端部的贴衬区域连接字线和贴衬布线，但是，造成了存储单元阵列部面积的增大。通过利用标准CMOS工艺进行存储单元阵列部的布局，由MOS晶体管及MOS电容器构成各存储单元。由于该结构的存储单元位线之间间隔非常大，因此在位线之间设置借助于与位线同层的低电阻金属布线来连接字线和上层贴衬布线的接点。这样，无需在存储单元阵列部的端部另外设置贴衬区域或增大利用标准CMOS工艺进行布局的存储单元的尺寸和扩大存储单元之间的间隔，所以，不会导致存储单元阵列部面积的增大或芯片面积的增大，能够在各存储单元设置用于贴衬字线的接点，抑制字线驱动信号的传播延迟，实现高速存储。
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公开(公告)号：CN1218396C
公开(公告)日：2005-09-07
申请号：CN03107392.1
申请日：2003-03-25
Applicant: 松下电器产业株式会社
IPC: H01L27/108 , G11C11/407
CPC classification number: G11C11/405 , H01L27/108
Abstract: 本发明涉及一种半导体存储装置，能够在用MIS晶体管作为积累电荷的装置的半导体存储装置中，提高数据的写入工作和读出工作的速度。DRAM单元(10)是为了由在第1晶体管(11)的沟道中积累电荷，由第2晶体管(12)和第3晶体管(13)传送电荷而构成的，通过交互地使用用与第2晶体管(12)的栅极连接的第1字线(Wla)和与第2晶体管(12)的漏极连接的第1位线(Bla)的路径、和用与第2晶体管(12)的栅极连接的第1字线(Wla)和与第2晶体管(12)的漏极连接的第1位线(Bla)的路径这样2条路径，可以使数据传输速度高速化。
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公开(公告)号：CN102057436A
公开(公告)日：2011-05-11
申请号：CN200980121234.9
申请日：2009-06-11
Applicant: 松下电器产业株式会社
IPC: G11C11/406 , G11B7/004 , G11B7/005
CPC classification number: G11C11/406 , G11B7/005 , G11B20/10009 , G11B20/10222 , G11B20/1403 , G11B2220/2537 , G11B2220/61 , G11C7/222 , G11C11/4076
Abstract: 本发明提供一种半导体存储装置、半导体装置及光盘再生装置。其中，半导体存储装置具备存储器单元，具有上述存储器单元的刷新功能，还具备以第一时钟作为输入并根据所述第一时钟的反相来生成第二时钟后输出的时钟产生电路，与所述第一时钟和所述第二时钟中的至少一个时钟同步地进行所述刷新功能的动作。
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公开(公告)号：CN1480947A
公开(公告)日：2004-03-10
申请号：CN03127505.2
申请日：2003-08-05
Applicant: 松下电器产业株式会社
CPC classification number: G11C29/56004 , G11C29/26 , G11C2029/0401 , G11C2029/1806 , G11C2029/2602
Abstract: 近年的系统LSI根据系统侧的要求，在1个芯片上载放多个容量和位宽度不同的RAM。但是，在检查多个RAM时，即使对各RAM准备了专用端子，对于容量不同的RAM，由于内部X、Y地址分配不同，所以不能用同一测试图形（例如HALF－MARCH）检查，必需按同一容量RAM进行分组并检查，导致检查时间变长。作为RAM控制信号设置外部地址信号和测试专用地址信号，在后者的情况下，使1个芯片内的容量最大的RAM3的X、Y地址数和其它RAM4、5相同，使各RAM3～5的X、Y地址分配相同。
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公开(公告)号：CN100440382C
公开(公告)日：2008-12-03
申请号：CN200410069823.6
申请日：2004-07-09
Applicant: 松下电器产业株式会社
IPC: G11C29/00
CPC classification number: G11C29/14 , G11C29/46 , G11C2029/0405 , G11C2029/2602
Abstract: 本发明提供一种半导体集成电路装置。以往，当利用存储器BIST电路进行烧入测试时，必须从外部对存储器BIST电路的复位动作进行控制。本发明中，在存储器宏的烧入测试时利用存储器BIST电路，BIST复位控制电路检测从存储器BIST电路来的存储器BIST测试结束信号，并自动地进行存储器BIST电路的复位。因此，可以利用存储器BIST电路对存储器宏进行反复连续的测试，可以实施存储器BIST电路的烧入测试。
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Patent Agency Ranking
公开(公告)号：CN1577632A
公开(公告)日：2005-02-09
申请号：CN200410069823.6
申请日：2004-07-09
Applicant: 松下电器产业株式会社
IPC: G11C29/00
CPC classification number: G11C29/14 , G11C29/46 , G11C2029/0405 , G11C2029/2602
Abstract: 以往，当利用存储器BIST电路进行烧入测试时，必须从外部对存储器BIST电路的复位动作进行控制。本发明中，在存储器宏的烧入测试时利用存储器BIST电路，BIST复位控制电路检测从存储器BIST电路来的存储器BIST测试结束信号，并自动地进行存储器BIST电路的复位。因此，可以利用存储器BIST电路对存储器宏进行反复连续的测试，可以实施存储器BIST电路的烧入测试。
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公开(公告)号：CN1438652A
公开(公告)日：2003-08-27
申请号：CN03104423.9
申请日：2003-02-13
Applicant: 松下电器产业株式会社
Inventor： 贞方博之
IPC: G11C11/401 , G11C7/06
CPC classification number: G11C11/405 , G11C11/4097
Abstract: 一种半导体装置，在将由数据积蓄电容(3)、A端口存取三极管(4a)、B端口存取三极管(4b)构成的2Tr1C型单元配置成矩阵状所形成的端部存储器单元阵列(20)的外侧设置比特线折返型读出放大电路(33)，选择单元的字线连接在相应的三极管(4a、4b)的栅极上，A端口存取三极管(4a)的漏极连接在比特线开放型读出放大电路(32)中的任一比特线上，B端口存取三极管(4b)的漏极连接在比特线折返型读出放大电路(33)的比特线对中的任一比特线上。从而在数据存储中可以有效利用具有开放比特线结构的半导体存储装置中的现有技术中的虚拟阵列，以便增大可利用的存储器容量。
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公开(公告)号：CN101404185A
公开(公告)日：2009-04-08
申请号：CN200810213597.2
申请日：2008-09-19
Applicant: 松下电器产业株式会社
IPC: G11C29/42
CPC classification number: G11C7/1006 , G06F11/1032 , G11C7/1051 , G11C7/106 , G11C7/1078 , G11C7/1087 , G11C2029/0411 , G11C2207/104
Abstract: 本发明公开了一种在不受存储单元影响的情况下对用来纠错的电路进行检查的半导体存储装置。该半导体存储装置构成为：具有生成对应输入数据的奇偶数据的奇偶数据生成电路，锁存输入数据或从正规存储单元阵列读出的数据的正规数据锁存部，选择输入数据或所述奇偶数据并输出的输入选择电路，锁存所述输入选择电路的输出或从奇偶存储单元阵列读出的数据并输出的奇偶数据锁存部，以及使用在所述奇偶数据锁存部锁存的数据对在所述正规数据锁存部锁存的数据进行错误检测、当检测出错误时进行纠错并将所获得的结果输出的纠错电路；该半导体存储装置能够将所述奇偶数据锁存部的输出向该半导体存储装置的外部输出。
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公开(公告)号：CN1269135C
公开(公告)日：2006-08-09
申请号：CN03127505.2
申请日：2003-08-05
Applicant: 松下电器产业株式会社
CPC classification number: G11C29/56004 , G11C29/26 , G11C2029/0401 , G11C2029/1806 , G11C2029/2602
Abstract: 近年的系统LSI根据系统侧的要求，在1个芯片上载放多个容量和位宽度不同的RAM。但是，在检查多个RAM时，即使对各RAM准备了专用端子，对于容量不同的RAM，由于内部X、Y地址分配不同，所以不能用同一测试图形(例如HALF-MARCH)检查，必需按同一容量RAM进行分组并检查，导致检查时间变长。作为RAM控制信号设置外部地址信号和测试专用地址信号，在后者的情况下，使1个芯片内的容量最大的RAM3的X、Y地址数和其它RAM4、5相同，使各RAM3～5的X、Y地址分配相同。
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公开(公告)号：CN1447438A
公开(公告)日：2003-10-08
申请号：CN03107392.1
申请日：2003-03-25
Applicant: 松下电器产业株式会社
IPC: H01L27/108 , G11C11/407
CPC classification number: G11C11/405 , H01L27/108
Abstract: 本发明涉及一种半导体存储装置，能够在用MIS晶体管作为积累电荷的装置的半导体存储装置中，提高数据的写入工作和读出工作的速度。DRAM单元10是为了由在第1晶体管11的沟道中积累电荷，由第2晶体管12和第3晶体管13传送电荷而构成的，通过交互地使用用与第2晶体管12的栅极连接的第1字线WLa和与第2晶体管12的漏极连接的第1位线BLa的路径、和用与第2晶体管12的栅极连接的第1字线WLa和与第2晶体管12的漏极连接的第1位线BLa的路径这样2条路径，可以使数据传输速度高速化。
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