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公开(公告)号：CN103026484B
公开(公告)日：2015-09-30
申请号：CN201280002155.8
申请日：2012-01-11
Applicant: 松下电器产业株式会社
IPC: H01L21/82 , H01L21/822 , H01L25/065 , H01L25/07 , H01L25/18 , H01L27/00 , H01L27/04
CPC classification number: H01L23/49527 , H01L22/22 , H01L24/13 , H01L24/16 , H01L24/73 , H01L25/0655 , H01L25/0657 , H01L27/0688 , H01L2224/13009 , H01L2224/13147 , H01L2224/16147 , H01L2224/16225 , H01L2224/73204 , H01L2225/06513 , H01L2225/06517 , H01L2225/06544 , H01L2225/06562 , H01L2225/06565 , H01L2225/06568 , H01L2924/12042 , H01L2924/14 , H01L2924/15311 , H01L2924/3511 , H03K19/00392 , H01L2924/00014 , H01L2924/00
Abstract: 本发明提供一种三维集成电路。芯片重叠于再布线构件上。接合构件和冗余接合构件形成于芯片上，并对芯片和再布线构件之间进行电连接。在芯片和再布线部件分别形成有冗余救济电路，在连接部件之一产生缺陷的情况下，使冗余接合构件之一代替包含缺陷的接合构件而在芯片和在布线构件之间传递信号。在再布线构件和芯片之间的间隔比规定阈值大的区域比其他的区域，在多个接合构件中通过冗余救济电路能够以冗余接合构件进行代替的接合构件的比例高。
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公开(公告)号：CN102859680A
公开(公告)日：2013-01-02
申请号：CN201180019865.7
申请日：2011-10-26
Applicant: 松下电器产业株式会社
IPC: H01L21/822 , H01L21/8234 , H01L27/04 , H01L27/06 , H01L27/088 , H01L29/78
CPC classification number: H01L27/0629 , H01L23/345 , H01L23/5228 , H01L29/7833 , H01L2924/0002 , H01L2924/00
Abstract: 集成电路具备：基板、电极、两个扩散区域以及加热器电阻。基板包括实质上平行的第1表面和第2表面。电极层叠于该基板的第1表面。扩散区域形成在该电极的周边，与该电极一同构成一个晶体管。加热器电阻被设置在该基板的第2表面中的位于上述电极的背面侧的区域。加热器电阻通过通电而发热。
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公开(公告)号：CN102959417B
公开(公告)日：2016-02-10
申请号：CN201280001180.4
申请日：2012-06-04
Applicant: 松下电器产业株式会社
IPC: G01R31/28 , H01L21/822 , H01L25/065 , H01L25/07 , H01L25/18 , H01L27/00 , H01L27/04
CPC classification number: G01R31/2887 , G01R31/2801 , G01R31/2853 , G01R31/2889 , G01R31/318513 , H01L22/10 , H01L22/14 , H01L25/0657 , H01L2224/06181 , H01L2224/16145 , H01L2225/06513 , H01L2225/06544 , H01L2225/06596 , H01L2924/0002 , H01L2924/00
Abstract: 构成三维集成电路的多个芯片分别具备一对连接部、测试信号生成电路、及测试结果判断电路。一对连接部电连接在多个芯片中相邻的芯片上。测试信号生成电路向一对连接部的一个送出测试信号。测试结果判断电路从一对连接部的另一个接收信号，基于该信号的状态检测该信号的传送路径的导通状态。在将多个芯片层叠之前，将一对连接部之间用导电体连接而形成串联连接，根据该串联连接的导通状态检测各连接部的导通状态。另一方面，在将多个芯片层叠后，通过将从1片芯片的测试信号生成电路送出的测试信号用别的芯片的测试结果判断电路接收，测试芯片间的连接部的导通状态。
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公开(公告)号：CN103650136A
公开(公告)日：2014-03-19
申请号：CN201380002158.6
申请日：2013-04-10
Applicant: 松下电器产业株式会社
Inventor： 森本高志
IPC: H01L25/065 , H01L21/3205 , H01L21/768 , H01L21/822 , H01L23/522 , H01L25/07 , H01L25/18 , H01L27/00 , H01L27/04
CPC classification number: H01L23/5386 , H01L21/8221 , H01L23/5223 , H01L23/5286 , H01L23/642 , H01L25/0657 , H01L25/50 , H01L27/0688 , H01L28/88 , H01L2224/16225 , H01L2225/06513 , H01L2924/13091 , H01L2924/00
Abstract: 本发明提供一种三维集成电路。其将第一半导体芯片和第二半导体芯片进行了层叠，第一半导体芯片以及第二半导体芯片，连续设置了具有用于稳定地向各自的内部电路提供电源电压的布线图案结构的电源布线层、和接地布线层，并且，第一半导体芯片与第二半导体芯片的任一方的半导体芯片，在与另一方的半导体芯片对置的面上还具有第二接地布线层或第二电源布线层。
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公开(公告)号：CN103026484A
公开(公告)日：2013-04-03
申请号：CN201280002155.8
申请日：2012-01-11
Applicant: 松下电器产业株式会社
IPC: H01L21/82 , H01L21/822 , H01L25/065 , H01L25/07 , H01L25/18 , H01L27/00 , H01L27/04
CPC classification number: H01L23/49527 , H01L22/22 , H01L24/13 , H01L24/16 , H01L24/73 , H01L25/0655 , H01L25/0657 , H01L27/0688 , H01L2224/13009 , H01L2224/13147 , H01L2224/16147 , H01L2224/16225 , H01L2224/73204 , H01L2225/06513 , H01L2225/06517 , H01L2225/06544 , H01L2225/06562 , H01L2225/06565 , H01L2225/06568 , H01L2924/12042 , H01L2924/14 , H01L2924/15311 , H01L2924/3511 , H03K19/00392 , H01L2924/00014 , H01L2924/00
Abstract: 本发明提供一种三维集成电路。芯片重叠于再布线构件上。接合构件和冗余接合构件形成于芯片上，并对芯片和再布线构件之间进行电连接。在芯片和再布线部件分别形成有冗余救济电路，在连接部件之一产生缺陷的情况下，使冗余接合构件之一代替包含缺陷的接合构件而在芯片和在布线构件之间传递信号。在再布线构件和芯片之间的间隔比规定阈值大的区域比其他的区域，在多个接合构件中通过冗余救济电路能够以冗余接合构件进行代替的接合构件的比例高。
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Patent Agency Ranking
公开(公告)号：CN102959417A
公开(公告)日：2013-03-06
申请号：CN201280001180.4
申请日：2012-06-04
Applicant: 松下电器产业株式会社
IPC: G01R31/28 , H01L21/822 , H01L25/065 , H01L25/07 , H01L25/18 , H01L27/00 , H01L27/04
CPC classification number: G01R31/2887 , G01R31/2801 , G01R31/2853 , G01R31/2889 , G01R31/318513 , H01L22/10 , H01L22/14 , H01L25/0657 , H01L2224/06181 , H01L2224/16145 , H01L2225/06513 , H01L2225/06544 , H01L2225/06596 , H01L2924/0002 , H01L2924/00
Abstract: 构成三维集成电路的多个芯片分别具备一对连接部、测试信号生成电路、及测试结果判断电路。一对连接部电连接在多个芯片中相邻的芯片上。测试信号生成电路向一对连接部的一个送出测试信号。测试结果判断电路从一对连接部的另一个接收信号，基于该信号的状态检测该信号的传送路径的导通状态。在将多个芯片层叠之前，将一对连接部之间用导电体连接而形成串联连接，根据该串联连接的导通状态检测各连接部的导通状态。另一方面，在将多个芯片层叠后，通过将从1片芯片的测试信号生成电路送出的测试信号用别的芯片的测试结果判断电路接收，测试芯片间的连接部的导通状态。
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公开(公告)号：CN103959226A
公开(公告)日：2014-07-30
申请号：CN201380003148.4
申请日：2013-08-28
Applicant: 松下电器产业株式会社
IPC: G06F3/0488
CPC classification number: G06F3/04886 , G06F3/04817 , G06F3/04842 , G06F3/0486 , G06F3/04883 , G06F2203/04101 , G06F2203/04808 , G09G3/36 , G09G5/14 , G09G5/377 , G09G2340/02 , G09G2340/0492 , G09G2352/00 , G09G2354/00 , G09G2360/04 , G09G2370/16
Abstract: 本发明提供一种信息处理终端装置。记录介质(2A)经由记录介质(2A)的天线(A21)和信息处理终端装置(1)的天线(A5)，与信息处理终端装置(1)无线连接。记录介质(2B)经由记录介质(2B)的天线(A21)和信息处理终端装置(1)的天线(A1)，与信息处理终端装置(1)无线连接。从记录介质(2A)与信息处理终端装置(1)的连接位置、即天线(A5)附近的位置，显示表示记录介质(2A)未保存数据的情况的冒出窗口(200A)内，从记录介质(2B)与信息处理终端装置(1)的连接位置、即天线(A1)附近的位置，显示表示记录介质(2B)内的数据的列表的冒出窗口(200B)。
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公开(公告)号：CN102754102A
公开(公告)日：2012-10-24
申请号：CN201180008804.0
申请日：2011-11-10
Applicant: 松下电器产业株式会社
IPC: G06F17/50 , H01L21/82 , H01L21/822 , H01L27/04
Abstract: 提供一种在将多个半导体芯片层叠而成的三维集成电路的设计中，在发生了通孔的位置变更的情况下，也使得尽可能不发生其他部分的位置变更的三维集成电路的设计支持装置。设计支持装置（400）具备：TSV配置部（437），决定贯通一个半导体芯片而与其他半导体芯片连接的通孔的位置；TSV预留单元配置部（439），根据上述通孔的位置，决定作为配置上述通孔的预备的位置的预留单元的位置；以及掩模数据生成部（445），生成包括上述通孔的位置和上述预留单元的位置的布局数据。
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公开(公告)号：CN101578768A
公开(公告)日：2009-11-11
申请号：CN200880002164.0
申请日：2008-10-30
Applicant: 松下电器产业株式会社
IPC: H03K19/173 , G06F1/24
CPC classification number: H03K19/17772 , G06F1/24 , H03K19/17756 , H03K19/1776
Abstract: 本发明提供可重构电路、复位方法及结构信息生成装置。一种可重构电路，包括多个重构单元，对各重构单元中包含的运算处理部的结构进行变更，其特征为，上述各重构单元具备：运算存储部，保持由上述运算处理部得到的运算结果；标志保持部，保持着表示上述运算存储部是否需要复位的复位标志；以及复位控制部，在上述运算处理部的结构变更时，使用上述标志保持部中所保持的复位标志，控制上述运算存储部的复位。
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公开(公告)号：CN102893397B
公开(公告)日：2016-04-13
申请号：CN201280001041.1
申请日：2012-04-02
Applicant: 松下电器产业株式会社
IPC: H01L27/00 , H01L21/3205 , H01L21/822 , H01L23/52 , H01L25/065 , H01L25/07 , H01L25/18 , H01L27/04
CPC classification number: H01L23/485 , H01L23/481 , H01L23/5223 , H01L23/5286 , H01L25/0657 , H01L27/0688 , H01L2224/16145 , H01L2224/48 , H01L2224/48091 , H01L2224/73265 , H01L2225/06527 , H01L2225/06544 , H01L2225/06558 , H01L2225/06565 , H01L2924/13091 , H01L2924/30107 , H01L2924/00014 , H01L2924/00
Abstract: 作为本发明的一形态的三维集成电路（1）将第一半导体芯片与第二半导体芯片层叠而成；上述第一半导体芯片的全部布线层中的最接近于与其他芯片的接合面的布线层中的电源用导电体区域及接地用导电体区域的配置、与上述第二半导体芯片的全部布线层中的最接近于与其他芯片的接合面的布线层中的电源用导电体区域及接地用导电体区域的配置相同；上述第一半导体芯片的最接近于上述接合面的布线层的电源用导电体区域的至少一部分经由绝缘层与最接近于上述第二半导体芯片的上述接合面的布线层的接地用导电体区域的至少一部分对置。
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