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公开(公告)号：CN115865255A
公开(公告)日：2023-03-28
申请号：CN202211510573.X
申请日：2022-11-29
Applicant: 无锡芯光互连技术研究院有限公司 , 芯光智网集成电路设计(无锡)有限公司
IPC: H04J3/06
Abstract: 本发明公开了一种时钟和数据延迟校准电路及方法，包括有：发送端、接收端、数控延迟线DLL、鉴相器、判决器和控制器；发送端连接至接收端，接收端的第一输出端连接至所述控制器的第一输入端，接收端的第二输出端连接至数控延迟线DLL的第一输入端，所述数控延迟线DLL的输出端分别输出延迟后的数据dly_RxDat和连接至鉴相器的第一输入端，接收端的第三输出端连接至鉴相器的第二输入端，所述鉴相器的输出端连接至判决器的输入端，所述判决器的输出端连接至控制器的第二输入端，控制器的输出端连接至数控延迟线DLL的第二输入端；控制器用于提供最佳DLL延迟值。本发明与传统技术相比，简化了接收端时钟和数据的校准流程，易于使用。
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公开(公告)号：CN116318047A
公开(公告)日：2023-06-23
申请号：CN202211599300.7
申请日：2022-12-12
Applicant: 无锡芯光互连技术研究院有限公司 , 芯光智网集成电路设计(无锡)有限公司
Abstract: 本发明公开了一种阻抗调整电路及方法。该阻抗调整电路包括上拉调整模块、下拉调整模块、上拉粗调模块和下拉粗调模块；所述上拉调整模块包括串联的N个第一阻抗元件；所述上拉粗调模块用于根据第一控制信号将所述阻抗调整电路的第一电源接入端与对应的第一阻抗元件的第二端导通；所述下拉调整模块包括串联的M个第二阻抗元件；所述下拉粗调模块用于根据第二控制信号将所述阻抗调整电路的第二电源接入端与对应的第二阻抗元件的第二端导通。本发明实施例采用串联阻抗元件的方式，能够减少阻抗调整电路中的电阻的数量，进而节省阻抗调整电路的面积以及阻抗调整电路的使用成本。
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公开(公告)号：CN116932441B
公开(公告)日：2024-02-09
申请号：CN202310825723.4
申请日：2023-07-06
Applicant: 无锡芯光互连技术研究院有限公司 , 芯光智网集成电路设计(无锡)有限公司
Abstract: 本发明涉及一种并行接口及可降低延时校准复杂度的延时校准方法。所述并行接口包括：并行接口本体，包括数据发送部以及数据接收部，其中，数据发送部包括N个相互独立的发送通道，数据接收部包括N个相互独立的接收通道；通道对齐调整电路，包括与数据发送部适配连接的发送选择处理部、与数据接收部适配连接的接收选择处理部、用于频率测量的测频电路以及延时校准状态控制用的通道对齐控制状态机，利用测频电路测量表征当前环形振荡环路延迟状态的频率值，并将所测量的频率值加载至通道对齐控制状态机。本发明可降低并行接口的复杂度，以及降低并行接口在延时校准时的复杂度，且可提高并行接口间延迟校准时灵活性。
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Patent Agency Ranking
公开(公告)号：CN116932441A
公开(公告)日：2023-10-24
申请号：CN202310825723.4
申请日：2023-07-06
Applicant: 无锡芯光互连技术研究院有限公司 , 芯光智网集成电路设计(无锡)有限公司
Abstract: 本发明涉及一种并行接口及可降低延时校准复杂度的延时校准方法。所述并行接口包括：并行接口本体，包括数据发送部以及数据接收部，其中，数据发送部包括N个相互独立的发送通道，数据接收部包括N个相互独立的接收通道；通道对齐调整电路，包括与数据发送部适配连接的发送选择处理部、与数据接收部适配连接的接收选择处理部、用于频率测量的测频电路以及延时校准状态控制用的通道对齐控制状态机，利用测频电路测量表征当前环形振荡环路延迟状态的频率值，并将所测量的频率值加载至通道对齐控制状态机。本发明可降低并行接口的复杂度，以及降低并行接口在延时校准时的复杂度，且可提高并行接口间延迟校准时灵活性。
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公开(公告)号：CN117478107B
公开(公告)日：2024-02-27
申请号：CN202311829817.5
申请日：2023-12-28
Applicant: 芯光智网集成电路设计(无锡)有限公司
Abstract: 本发明涉及集成电路中的高速通信接口技术领域，具体公开了一种延迟校准方法、发送端及源同步通信系统，包括：并行序列发生器，用于产生第一校准码和第二校准码；滑窗电路，用于对并行序列发生器产生的第二校准码产生可调延迟值；数控延迟单元，用于对并行序列发生器产生的第一校准码产生可调延迟值；延迟校准状态机，根据第一检测模式进入位定时状态以及根据第二检测模式进入字定时状态，以及在位定时状态下根据第一误码信息对数控延迟单元的延迟值进行调整，在字定时状态下根据第二误码信息对滑窗电路的延迟值进行调整。本发明提供的发送端能够解决了数控延迟单元在发送端进行位定时和字定时的问题。
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公开(公告)号：CN117478107A
公开(公告)日：2024-01-30
申请号：CN202311829817.5
申请日：2023-12-28
Applicant: 芯光智网集成电路设计(无锡)有限公司
Abstract: 本发明涉及集成电路中的高速通信接口技术领域，具体公开了一种延迟校准方法、发送端及源同步通信系统，包括：并行序列发生器，用于产生第一校准码和第二校准码；滑窗电路，用于对并行序列发生器产生的第二校准码产生可调延迟值；数控延迟单元，用于对并行序列发生器产生的第一校准码产生可调延迟值；延迟校准状态机，根据第一检测模式进入位定时状态以及根据第二检测模式进入字定时状态，以及在位定时状态下根据第一误码信息对数控延迟单元的延迟值进行调整，在字定时状态下根据第二误码信息对滑窗电路的延迟值进行调整。本发明提供的发送端能够解决了数控延迟单元在发送端进行位定时和字定时的问题。
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公开(公告)号：CN119341585A
公开(公告)日：2025-01-21
申请号：CN202411444697.1
申请日：2024-10-16
Applicant: 无锡芯光互连技术研究院有限公司
IPC: H04B1/16
Abstract: 本发明公开了一种数据时钟复用的接收电路、模拟前端处理模块及接收机，包括：输入模块、差分时钟信号输入开关模块、数据信号输入开关模块、多路选择模块、模拟前端处理模块、差分时钟信号输出开关模块、数据信号输出开关模块、第一输出模块和第二输出模块；输入模块通过差分时钟信号输入开关模块与模拟前端处理模块连接；模拟前端处理模块通过差分时钟信号输出开关模块与第一输出模块连接；输入模块通过数据信号输入开关模块与多路选择模块连接；多路选择模块与模拟前端处理模块连接；模拟前端处理模块通过数据信号输出开关模块与第二输出模块连接，实现接收差分时钟信号或接收数据信号，提高接收电路的时钟通路和数据通路的通用性以及兼容性。
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公开(公告)号：CN119051633A
公开(公告)日：2024-11-29
申请号：CN202411220481.7
申请日：2024-09-02
Applicant: 无锡芯光互连技术研究院有限公司
IPC: H03K5/125 , H03K5/156 , H03K5/1254
Abstract: 本发明公开了一种时序窗口裕量检测方法和时序窗口校准方法。其中，时序窗口裕量检测方法，通过数据采样通路确定数据信号经过时钟信号采样后的基准数据信号；通过超前电路和滞后电路分别对数据信号和时钟信号进行不同延迟单位的延迟处理，得到对应的延迟数据信号和延迟时钟信号；通过左窗口检测电路输出时序超前的第一数据采样信号与基准数据信号对应的左窗口裕量检测结果；通过右窗口检测电路输出时序滞后的第二数据采样信号与基准数据信号对应的右窗口裕量检测结果。本方案可以准确地检测出时序窗口的延迟或滞后，输出数据信号与时钟信号之间相对位置的窗口裕量检测结果，从而为后续的时序窗口校准流程提供重要参考。
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