公开(公告)号：CN118760306A

公开(公告)日：2024-10-11

申请号：CN202410933403.5

申请日：2024-07-12

Applicant: 无锡芯光互连技术研究院有限公司 ,  兰州大学

Inventor： 刘一墨 ,  元国军 ,  郝沁汾 ,  田永辉

IPC: G05F1/56

Abstract: 本发明涉及集成电路技术领域，公开了带有尾电流源校准电路的CML驱动电路及尾电流源校准方法，CML驱动器包括电流均衡模块、校准抽头输入差分对管、一般抽头输入差分对管和尾电流源，一般抽头输入差分对管通过尾电流源连接电流均衡模块，尾电流源和校准抽头输入差分对管连接尾电流源校准电路；通过尾电流源校准电路计算尾电流源输出的经过电流均衡模块调节的尾电流产生的电流误差，根据电流误差生成补偿控制信号调节经过校准抽头输入差分对管的补偿电流，以补偿电流误差，使调节后的补偿电流与尾电流之和等于初始补偿电流与初始尾电流之和，消除前馈均衡误差，使CML驱动器的总尾电流保持恒定，进而使CML驱动器保持良好的驱动性能。

公开(公告)号：CN119341585A

公开(公告)日：2025-01-21

申请号：CN202411444697.1

申请日：2024-10-16

Applicant: 无锡芯光互连技术研究院有限公司

Inventor： 何崇荣 ,  元国军 ,  郑林吉 ,  刘一墨 ,  杨安

IPC: H04B1/16

Abstract: 本发明公开了一种数据时钟复用的接收电路、模拟前端处理模块及接收机，包括：输入模块、差分时钟信号输入开关模块、数据信号输入开关模块、多路选择模块、模拟前端处理模块、差分时钟信号输出开关模块、数据信号输出开关模块、第一输出模块和第二输出模块；输入模块通过差分时钟信号输入开关模块与模拟前端处理模块连接；模拟前端处理模块通过差分时钟信号输出开关模块与第一输出模块连接；输入模块通过数据信号输入开关模块与多路选择模块连接；多路选择模块与模拟前端处理模块连接；模拟前端处理模块通过数据信号输出开关模块与第二输出模块连接，实现接收差分时钟信号或接收数据信号，提高接收电路的时钟通路和数据通路的通用性以及兼容性。