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公开(公告)号：CN119743969A
公开(公告)日：2025-04-01
申请号：CN202411950010.1
申请日：2024-12-27
Applicant: 扬州扬杰电子科技股份有限公司
Abstract: 一种增强栅氧可靠性的SiC MOSFET器件及制备方法，涉及半导体技术领域。在N‑区中依次形成P+区和栅底氧化层，栅底氧化层可以在不影响器件导通电阻的情况下显著提高栅氧底部的可靠性，且栅底氧化层也可降低芯片的Crss寄生电容，有利于器件高频应用；再利用P+区屏蔽栅氧底部的电场，可进一步提升栅氧可靠性。
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公开(公告)号：CN119545834A
公开(公告)日：2025-02-28
申请号：CN202411544378.8
申请日：2024-10-31
Applicant: 扬州扬杰电子科技股份有限公司
Abstract: 一种碳化硅MOSFET器件制备方法，涉及半导体技术领域。包括从下而上依次设置的N+Sub层、N‑Drift层、掺杂浓度为1E17‑5E18cm‑2的N+区、CSL层、栅氧化层、Poly层、隔离介质层和正面电极金属层；N+区顶面设有若干向下延伸的P+区；P+区的掺杂浓度为3E17‑1E19cm‑2；在平面栅SiC MOSFET中的P‑body区底部形成重掺杂的N+区和P+区，使得器件在续流过程中寄生PN结体二极管的空穴会被截止在P+区中间的N+区中，不会移动到Drift层，从而避免了空穴与Drift层电子发生复合，降低了双极退化效应的发生，提高器件长期稳定使用。
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公开(公告)号：CN119421440A
公开(公告)日：2025-02-11
申请号：CN202411544390.9
申请日：2024-10-31
Applicant: 扬州扬杰电子科技股份有限公司
Abstract: 一种降低短路电流的SiC器件及制备方法。涉及半导体技术领域。包括如下步骤：S100，在SiC Sub层的顶面沉积形成SiC Drift层，并在SiC Drift层顶面注入形成P区；S200，在SiC Drift层的顶面沉积形成SiC Epi层，并在SiC Epi层内依次注入形成Pwell区、NP区和PP区；S300，在SiC Epi层的顶面依次形成栅氧化层、Poly层和隔离介质层；S400，在NP区和PP区的顶面形成欧姆接触合金层；S500，在器件上方金属溅射形成正面电极金属层。本发明在SiC MOSFET器件中通过在SiC Drift层的JFET底部形成P区，在器件工作在饱和区时，P区与Pwell区和SiC Drift层形成的耗尽层会相互连接，从而更好的屏蔽短路电流，降低器件在短路时的温升。
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公开(公告)号：CN119421438A
公开(公告)日：2025-02-11
申请号：CN202411544376.9
申请日：2024-10-31
Applicant: 扬州扬杰电子科技股份有限公司
Abstract: 一种提高短路鲁棒性的SiC MOSFET及制备方法，涉及半导体技术领域。包括从下而上依次设置的SiC衬底层、SiC漂移层、Pwell层、NP层、掺杂浓度为1E15‑5E16cm‑2的N‑层和掺杂浓度为5E17‑1E19cm‑2的N+层；所述N+层的顶部设有若干向下延伸至Pwell层的PP区；所述N+层的顶部设有若干向下延伸至SiC漂移层的沟槽；所述沟槽的底部设有向下延伸的P‑shield区；所述沟槽内设有栅氧化层；所述栅氧化层上设有与N+层顶面齐平的Poly层；本发明在沟槽栅SiC MOSFET器件中形成多层不同掺杂浓度的N层，其中高掺杂浓度的N层作为器件开启时电流流向和连接源电极使用，而低掺杂浓度的N层则作为降低器件短路电流使用，从而可降低SiC MOSFET器件的短路电流，提高器件的短路鲁棒性。
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公开(公告)号：CN118610094B
公开(公告)日：2025-02-11
申请号：CN202410944073.X
申请日：2024-07-15
Applicant: 扬州扬杰电子科技股份有限公司
Abstract: MOSFET终端结构及其制备方法，涉及半导体技术领域。本发明源极沟槽与第一截止沟槽相交，第一截止沟槽内圈侧壁和P+沟道层、N+层接触，在不增加额外工艺步骤的条件下，第一截止沟槽内圈侧壁和源极沟槽侧壁同时起到形成导电沟道反型层的作用，减小了器件在导通状态下的导通电阻。
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Patent Agency Ranking
公开(公告)号：CN119317134A
公开(公告)日：2025-01-14
申请号：CN202411410371.7
申请日：2024-10-10
Applicant: 扬州扬杰电子科技股份有限公司
Abstract: 一种沟槽式碳化硅场效应晶体管及制备方法，涉及半导体技术领域。本发明针对于沟槽栅SiC MOSFET器件，通过在两个距离相近的沟槽区一侧内表面注入形成高掺杂的P+区，并同时在P+区顶部形成欧姆接触实现了接地处理，利用P+区与Drift层产生的耗尽层扩展包裹沟槽底部拐角的栅氧化层，从而实现对沟槽式器件的沟槽栅氧化层的保护，避免电场集中从而发生提早击穿。并且这种相邻的沟槽区形成的P+区，也尽可能降低了P+区的面积使用，从而一定程度上提高了器件性能，降低器件成本。
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公开(公告)号：CN119050149A
公开(公告)日：2024-11-29
申请号：CN202411176622.X
申请日：2024-08-26
Applicant: 扬州扬杰电子科技股份有限公司
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 一种微沟槽SiC MOSFET器件及制备方法，涉及半导体技术领域。通过在器件栅极处微沟槽刻蚀形成凸台区，在凸台区的底部注入形成P‑shield区，实现了对器件栅氧化层的保护并且还同时减小了P‑shield区所带来的器件内阻增加。在器件阻断过程中，凸台区底部的P‑shield区可以很好的屏蔽电场，避免电场在栅氧化层集中。而又因P‑shield区的底面相较于P‑body区处于较高位置，因此P‑shield区所引起的内阻增加会较小，不会过多影响器件的性能。
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公开(公告)号：CN118850394A
公开(公告)日：2024-10-29
申请号：CN202411200878.X
申请日：2024-08-29
Applicant: 扬州扬杰电子科技股份有限公司
Abstract: 本发明公开了一种用于光伏轴向二极管的包装点数设备及其使用方法，涉及半导体功率器件技术领域。本发明包括操作台，所述操作台底部转动连接有滑轮，所述操作台底部连接有支撑腿，所述操作台顶部左侧连接有显示屏，还包括：入料料盒机构，用于放置内盒；内盒搬运机构，用于带动内盒移动；线扫下料机构，用于对二极管下料，并经显宽线扫相机计数后，通过漏斗机构落至内盒中，计数满后，内盒继续移动；收料推盒机构，用于对计数满后的内盒进行收料。本发明方便加工，操作可靠。
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公开(公告)号：CN118824887A
公开(公告)日：2024-10-22
申请号：CN202410997830.X
申请日：2024-07-24
Applicant: 扬州扬杰电子科技股份有限公司
IPC: H01L21/66 , H01L21/683 , H01L21/677 , H01L21/67 , F24H3/04 , B01L1/00 , B01L7/00 , G05D23/20
Abstract: 本发明提供一种半导体高温测试机构，涉及半导体产品测试技术领域，包括测试台，所述测试台的顶部靠近左侧处设有运料A转盘，所述测试台的顶部位于运料A转盘的右侧依次设有移动组件、测试组件和吸放组件，所述移动组件包括并列设置的运料B转盘和运料C转盘，所述吸放组件用于将运料B转盘上的半导体产品吸至测试组件进行测试，待测试后，吸放组件将测试后的半导体产品吸放至运料C转盘上，所述运料C转盘用于将测试后的半导体产品移动至运料A转盘处；所述测试台的顶部设有保温隔热箱。本发明能够有效在对半导体进行高温测试的时候，进行保温，并且保温效果好，从而避免热量散失和温度波动大而造成测试数据失真。
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公开(公告)号：CN118688246A
公开(公告)日：2024-09-24
申请号：CN202410944075.9
申请日：2024-07-15
Applicant: 扬州扬杰电子科技股份有限公司
Abstract: 一种材料导热系数和热阻的测量方法，涉及半导体技术领域。将待测材料置于两个功率半导体器件底部PAD之间，形成功率半导体器件、待测材料、功率半导体器件的三明治结构，测量半导体器件在检测电流I1条件下，跨电压VF和温度T之间的关系曲线系数K1；检测25℃条件下半导体器件在检测电流I1条件下的跨电压VF1；根据Tjx=25℃+(VFx‑VF1)*K1，获得半导体器件在跨电压VFX下对应结温Tjx；检测下方半导体器件在检测电流I1条件下的跨电压VF2；检测上方的半导体器件在检测电流I1条件下的跨电压VF3，求得下方半导体器件的结温Tj1和上方半导体器件的结温Tj2，最终计算待测材料的导热系数和热阻。测试方法简单、成本低，可广泛应用于各种材料导热系数和热阻的测量。
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