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公开(公告)号：CN1218324C
公开(公告)日：2005-09-07
申请号：CN02127185.2
申请日：2002-07-30
Applicant: 尔必达存储器股份有限公司 , 日立东部半导体株式会社 , 株式会社日立制作所
IPC: G11C8/00 , G11C11/4063
CPC classification number: G11C5/04 , G11C5/00 , G11C7/1072 , G11C7/1078 , G11C7/109 , G11C7/222 , H03L7/0814
Abstract: 假设安装存储器装置数量的最大值，固定和设置外部延迟复制电路。要求的频带分为多个子频带，输出缓存器的延迟时间和内部延迟复制电路互相转换，使用每个子频带，从而设定内部延迟复制电路实际最大值和实际最小值。选择针能选择内部延迟复制电路的延迟时间，有必要有效保证内部时钟信号的设定时间和保持时间，延迟锁存环电路在要求频带的寄存器的锁存操作中，产生内部时钟信号，有可允许的存储器装置数目，不考虑频率的级别和安装存储器装置的数目。
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公开(公告)号：CN1224874C
公开(公告)日：2005-10-26
申请号：CN02127186.0
申请日：2002-07-30
Applicant: 尔必达存储器股份有限公司 , 日立东部半导体株式会社 , 株式会社日立制作所
CPC classification number: G11C7/109 , G11C7/1078 , G11C7/1087 , G11C8/06 , G11C2207/107
Abstract: 本发明涉及安装存储装置不受数量限制的寄存器和存储模块。第一和第二预处理触发器通过一时钟锁存输入到寄存器中的指令/地址信号，该时钟的频率是外部时钟信号和它的反相信号频率的1/2。因此，将指令/地址信号解压为一组信号，该组信号临时具有两倍的周期。例如，这组信号之一仅具有第偶数指令/地址信号的数据内容，而另一信号仅具有第奇数指令/地址信号的数据内容。因为这组信号的周期是指令/地址信号的两倍，第一和第二后处理触发器能根据由延迟锁定环路电路产生的内部时钟信号来锁存信号，在这种状态下，能够充分保证设置时间和保持时间。
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公开(公告)号：CN1400606A
公开(公告)日：2003-03-05
申请号：CN02127185.2
申请日：2002-07-30
Applicant: 尔必达存储器股份有限公司 , 日立东部半导体株式会社 , 株式会社日立制作所
IPC: G11C8/00 , G11C11/4063
CPC classification number: G11C5/04 , G11C5/00 , G11C7/1072 , G11C7/1078 , G11C7/109 , G11C7/222 , H03L7/0814
Abstract: 假设安装存储器装置数量的最大值，固定和设置外部延迟复制电路。要求的频带分为多个子频带，输出缓存器的延迟时间和内部延迟复制电路互相转换，使用每个子频带，从而设定内部延迟复制电路实际最大值和实际最小值。选择针能选择内部延迟复制电路的延迟时间，有必要有效保证内部时钟信号的设定时间和保持时间，延迟锁存环电路在要求频带的寄存器的锁存操作中，产生内部时钟信号，有可允许的存储器装置数目，不考虑频率的级别和安装存储器装置的数目。
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公开(公告)号：CN1400514A
公开(公告)日：2003-03-05
申请号：CN02127186.0
申请日：2002-07-30
Applicant: 尔必达存储器股份有限公司 , 日立东部半导体株式会社 , 株式会社日立制作所
CPC classification number: G11C7/109 , G11C7/1078 , G11C7/1087 , G11C8/06 , G11C2207/107
Abstract: 本发明涉及安装存储装置不受数量限制的寄存器和存储模块。第一和第二预处理触发器通过一时钟锁存输入到寄存器中的指令/地址信号，该时钟的频率是外部时钟信号和它的反相信号频率的1/2。因此，将指令/地址信号解压为一组信号，该组信号临时具有两倍的周期。例如，这组信号之一仅具有第偶数指令/地址信号的数据内容，而另一信号仅具有第奇数指令/地址信号的数据内容。因为这组信号的周期是指令/地址信号的两倍，第一和第二后处理触发器能根据由延迟锁定环路电路产生的内部时钟信号来锁存信号，在这种状态下，能够充分保证设置时间和保持时间。
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公开(公告)号：CN100444380C
公开(公告)日：2008-12-17
申请号：CN200510081036.8
申请日：2005-06-28
Applicant: 尔必达存储器股份有限公司
IPC: H01L25/00
CPC classification number: H01L23/525 , G11C5/02 , G11C5/04 , H01L23/481 , H01L25/0657 , H01L2224/16145 , H01L2225/06513 , H01L2225/06527 , H01L2225/06541 , H01L2924/01019 , H01L2924/13091 , H01L2924/3011 , H01L2924/00
Abstract: 一种堆叠式半导体器件，包括：多个半导体芯片以及贯穿听述至少一个半导体芯片的导电通路。将听述半导体芯片堆叠在一起。通过所述导电通路将所述半导体芯片电连接，所述每一个导电通路具有贯穿对应所述半导体芯片的多个贯通连接。
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Patent Agency Ranking
公开(公告)号：CN100541787C
公开(公告)日：2009-09-16
申请号：CN200610164162.4
申请日：2006-12-06
Applicant: 尔必达存储器股份有限公司
IPC: H01L25/00 , H01L25/065
CPC classification number: H01L25/0657 , G11C5/02 , G11C5/04 , G11C2029/4402 , H01L2224/16145 , H01L2225/06513 , H01L2924/01021 , H01L2924/15311
Abstract: 本发明的层叠型半导体装置，层叠多个半导体芯片，将相互不同的多个芯片识别编号分别分配给多个半导体芯片，可选择地构成所希望的半导体芯片，所述层叠型半导体装置包括：运算电路，按照所述多个半导体芯片的层叠顺序而被级联连接，进行规定的运算，输出所述相互不同的多个芯片识别编号；和比较电路，将对所述多个半导体芯片共通连接的芯片选择地址与所述多个芯片的识别编号的每一个进行比较，检测是否一致。
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公开(公告)号：CN1979848A
公开(公告)日：2007-06-13
申请号：CN200610164162.4
申请日：2006-12-06
Applicant: 尔必达存储器股份有限公司
IPC: H01L25/00 , H01L25/065
CPC classification number: H01L25/0657 , G11C5/02 , G11C5/04 , G11C2029/4402 , H01L2224/16145 , H01L2225/06513 , H01L2924/01021 , H01L2924/15311
Abstract: 本发明的层叠型半导体装置，层叠多个半导体芯片，将相互不同的多个芯片识别编号分别分配给多个半导体芯片，可选择地构成所希望的半导体芯片，所述层叠型半导体装置包括：运算电路，按照所述多个半导体芯片的层叠顺序而被级联连接，进行规定的运算，输出所述相互不同的多个芯片识别编号；和比较电路，将对所述多个半导体芯片共通连接的芯片选择地址与所述多个芯片的识别编号的每一个进行比较，检测是否一致。
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公开(公告)号：CN100383968C
公开(公告)日：2008-04-23
申请号：CN200510081489.0
申请日：2005-06-29
Applicant: 尔必达存储器股份有限公司
IPC: H01L27/00 , H01L27/108 , H01L25/065 , H01L25/18 , H01L23/52 , G06F13/00
CPC classification number: G11C5/04 , G11C5/063 , H01L25/0657 , H01L2224/16145 , H01L2225/06527 , H01L2225/06555 , H01L2924/01019 , H01L2924/10253 , H01L2924/00
Abstract: 一种三维半导体存储器件，用于降低在数据传送过程中充电和放电不可避免的互连电容以及降低功耗，它包括：多个存储器单元阵列芯片，其中的存储体存储器被分成子存储体，子存储体的组织和设置是根据输入/输出比特进行的，芯片层迭在第一半导体芯片上；以及芯片间互连线，用于连接所述存储器单元阵列，使得子存储体的相应的输入/输出比特是一样的，芯片间互连线的数目是根据输入/输出比特的数目，芯片间互连线沿层迭的方向穿过存储单元器阵列芯片。
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公开(公告)号：CN1716598A
公开(公告)日：2006-01-04
申请号：CN200510081036.8
申请日：2005-06-28
Applicant: 尔必达存储器股份有限公司
IPC: H01L25/00
CPC classification number: H01L23/525 , G11C5/02 , G11C5/04 , H01L23/481 , H01L25/0657 , H01L2224/16145 , H01L2225/06513 , H01L2225/06527 , H01L2225/06541 , H01L2924/01019 , H01L2924/13091 , H01L2924/3011 , H01L2924/00
Abstract: 一种堆叠式半导体器件，包括：多个半导体芯片以及贯穿所述至少一个半导体芯片的导电通路。将所述半导体芯片堆叠在一起。通过所述导电通路将所述半导体芯片电连接，所述每一个导电通路具有贯穿对应所述半导体芯片的多个贯通连接。
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公开(公告)号：CN100421250C
公开(公告)日：2008-09-24
申请号：CN200510081348.9
申请日：2005-06-27
Applicant: 尔必达存储器股份有限公司
IPC: H01L25/00 , H01L27/108
CPC classification number: G11C5/063 , G11C5/02 , G11C7/18 , H01L25/0657 , H01L27/10897 , H01L2225/06527 , H01L2225/06541 , H01L2924/0002 , H01L2924/00
Abstract: 一种其中叠置了多个半导体电路芯片的三维半导体器件，所述三维半导体器件具有多个用于这些半导体电路芯片之间的信号传输的芯片间互连，当传输信号时，仅选择用作信号传输的一个芯片间互连，并通过在芯片间互连和信号线之间设置的开关，电隔离其它芯片间互连。因此，使与互连的充电和放电有关的芯片间互连电容最小化。
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