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公开(公告)号：CN100533593C
公开(公告)日：2009-08-26
申请号：CN200510062920.7
申请日：2005-03-30
Applicant: 尔必达存储器股份有限公司
IPC: G11C11/4078 , G11C29/00 , G06F11/00
CPC classification number: G06F11/1076 , G06F11/1012 , G11C11/406 , G11C29/42 , G11C2211/4062
Abstract: 本发明的目的是提供一种半导体设备，允许对已经是不可校正的、作为利用冗余的补救的对象的位图案、以及由于添加单比特失效位而导致不可校正的位图案进行纠错。本发明提出了一种用于半导体设备的测试方法，所述半导体设备设置有使用由第一编码和第二编码组成的乘积码以实现存储器的纠错的ECC电路，所述测试方法包括以下步骤：获得通过分别根据第一编码和第二编码的独立校正操作实现的第一通过/失效确定结果和第二通过/失效确定结果；将该结果分别记录在第一失效存储器和第二失效存储器中；执行与第一失效存储器的内容与第二失效存储器的内容有关的指定逻辑运算，如与运算；并根据逻辑运算的结果，对失效位和潜在失效位进行补救。
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公开(公告)号：CN100470667C
公开(公告)日：2009-03-18
申请号：CN200510006146.8
申请日：2005-01-31
Applicant: 尔必达存储器股份有限公司
IPC: G11C11/401 , G11C11/406
CPC classification number: G11C11/40626 , G06F11/1004 , G11C7/02 , G11C7/1006 , G11C7/20 , G11C11/406 , G11C11/40615 , G11C11/4072 , G11C11/4096 , G11C2207/104 , G11C2211/4061 , G11C2211/4062 , G11C2211/4067
Abstract: 本发明公开了一种动态型的半导体存储装置，其在通过降低待机时之电源电流而获得低功耗的同时，还抑制了芯片面积的增大。将与在正常操作时被访问之行地址对应的字线预先存储到RAM中，在进入自刷新时，对于从存储器单元数据中所读出的数据，用编码器附加检查位并写入到检查位区，该存储器单元与字线连接，该字线与在正常操作期间被访问的行地址相对应。作为电源接入后最初自刷新进入的初始化处理，进行字线单位之存储器单元的数据保持时间的检查，通过基于该检查结果来确定字线刷新周期的设定值并将该设定值写入到RAM来实现每个字线的刷新周期的设定。当通过刷新操作检测出错误时，用错误纠正电路纠正错误。
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公开(公告)号：CN1716443B
公开(公告)日：2010-06-09
申请号：CN200510078607.2
申请日：2005-06-20
Applicant: 尔必达存储器股份有限公司
IPC: G11C11/401 , G11C11/406
CPC classification number: G06F11/1044
Abstract: 一种半导体存储装置，其具备：具有数据区域和检验码区域的存储器阵列；在数据保持状态中，控制刷新动作的刷新控制机构；将数据区域规定位列作为处理单元，进行编码运算生成检验码，并使用检验码进行译码运算，对数据进行误码检测修正的运算机构；作为转移到数据保持状态时的编码处理，控制对存储器阵列相互垂直的第1方向和第2方向，根据第1方向位列生成第1编码，根据第2方向位列生成的第2编码，分别可以区别地写入检验码区域的编码控制机构；作为结束数据保持状态时的译码处理，第1编码的第1位误码修正，第2编码的第2位误码修正，在运算机构交替执行，至少分别执行第1位误码修正和第2位误码修正2次以上的译码控制机构。
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Patent Agency Ranking
公开(公告)号：CN1242415C
公开(公告)日：2006-02-15
申请号：CN02132186.8
申请日：2002-08-27
Applicant: 尔必达存储器股份有限公司 , 日立超大规模集成电路系统株式会社 , 株式会社日立制作所
IPC: G11C11/401 , G11C11/4063
CPC classification number: G11C7/1018 , G11C11/406 , G11C2207/2227
Abstract: 提供一种能够在等待状态极大地降低功耗的半导体存储器件的功率控制方法和半导体存储器件。该功率控制方法用于在等待状态中实行功率控制的超低功耗模式。在超低功耗模式中，提供突发自刷新状态，断电状态和通电状态。在突发自刷新状态，以集中方式刷新存储单元。在断电状态，可以部分地断开内部电源电路。在通电状态，接通已经被部分断开的内部电源。因此，可以极大地降低在等待状态下的功耗。
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公开(公告)号：CN1716443A
公开(公告)日：2006-01-04
申请号：CN200510078607.2
申请日：2005-06-20
Applicant: 尔必达存储器股份有限公司
IPC: G11C11/401 , G11C11/406
CPC classification number: G06F11/1044
Abstract: 一种半导体存储装置，其具备：具有数据区域和检验码区域的存储器阵列；在数据保持状态中，控制刷新动作的刷新控制机构；将数据区域规定位列作为处理单元，进行编码运算生成检验码，并使用检验码进行译码运算，对数据进行误码检测修正的运算机构；作为转移到数据保持状态时的编码处理，控制对存储器阵列相互垂直的第1方向和第2方向，根据第1方向位列生成第1编码，根据第2方向位列生成的第2编码，分别可以区別地写入检验码区域的编码控制机构；作为结束数据保持状态时的译码处理，第1编码的第1位误码修正，第2编码的第2位误码修正，在运算机构交替执行，至少分别执行第1位误码修正和第2位误码修正2次以上的译码控制机构。
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公开(公告)号：CN1655280A
公开(公告)日：2005-08-17
申请号：CN200510006146.8
申请日：2005-01-31
Applicant: 尔必达存储器股份有限公司
IPC: G11C11/401 , G11C11/406
CPC classification number: G11C11/40626 , G06F11/1004 , G11C7/02 , G11C7/1006 , G11C7/20 , G11C11/406 , G11C11/40615 , G11C11/4072 , G11C11/4096 , G11C2207/104 , G11C2211/4061 , G11C2211/4062 , G11C2211/4067
Abstract: 本发明公开了一种动态型的半导体存储装置，其在通过降低待机时之电源电流而获得低功耗的同时，还抑制了芯片面积的增大。将与在正常操作时被访问之行地址对应的字线预先存储到RAM中，在进入自刷新时，对于从存储器单元数据中所读出的数据，用编码器附加检查位并写入到检查位区，该存储器单元与字线连接，该字线与在正常操作期间被访问的行地址相对应。作为电源接入后最初自刷新进入的初始化处理，进行字线单位之存储器单元的数据保持时间的检查，通过基于该检查结果来确定字线刷新周期的设定值并将该设定值写入到RAM来实现每个字线的刷新周期的设定。当通过刷新操作检测出错误时，用错误纠正电路纠正错误。
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公开(公告)号：CN1402258A
公开(公告)日：2003-03-12
申请号：CN02132186.8
申请日：2002-08-27
Applicant: 尔必达存储器股份有限公司 , 日立超大规模集成电路系统株式会社 , 株式会社日立制作所
IPC: G11C11/401 , G11C11/4063
CPC classification number: G11C7/1018 , G11C11/406 , G11C2207/2227
Abstract: 提供一种能够在等待状态极大地降低功耗的半导体存储器件的功率控制方法和半导体存储器件。该功率控制方法用于在等待状态中实行功率控制的超低功耗模式。在超低功耗模式中，提供突发自刷新状态，断电状态和通电状态。在突发自刷新状态，以集中方式刷新存储单元。在断电状态，可以部分地断开内部电源电路。在通电状态，接通已经被部分断开的内部电源。因此，可以极大地降低在等待状态下的功耗。
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公开(公告)号：CN1677563A
公开(公告)日：2005-10-05
申请号：CN200510062920.7
申请日：2005-03-30
Applicant: 尔必达存储器股份有限公司
IPC: G11C11/4078 , G11C29/00 , G06F11/00
CPC classification number: G06F11/1076 , G06F11/1012 , G11C11/406 , G11C29/42 , G11C2211/4062
Abstract: 一种用于半导体设备的测试方法，所述半导体设备设置有使用由第一编码和第二编码组成的乘积码以实现存储器的纠错的ECC电路，所述测试方法包括以下步骤：获得通过分别根据第一编码和第二编码的独立校正操作实现的第一通过/失效确定结果和第二通过/失效确定结果；将该结果分别记录在第一失效存储器和第二失效存储器中；执行与第一失效存储器的内容与第二失效存储器的内容有关的指定逻辑运算，如与运算；并根据逻辑运算的结果，对失效位和潜在失效位进行补救。
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