公开(公告)号：CN1832123A

公开(公告)日：2006-09-13

申请号：CN200610009428.8

申请日：2003-09-17

Applicant: 富士通株式会社

Inventor： 堀充明 ,  田村直义 ,  滋野真弓

IPC: H01L21/66 ,  H01L21/336

CPC classification number: H01L29/518 ,  H01L21/28202 ,  H01L21/3144 ,  H01L21/823462 ,  H01L29/513 ,  H01L29/517

Abstract: 本发明提出一种半导体器件及其评估方法和处理条件评估方法。本发明的半导体器件的特性的评估方法包括以下步骤：在半导体衬底的表面上形成氮氧化硅膜；测量氮氧化硅膜中的主要氮原子与氮原子总数的存在比例，其中每个主要氮原子的三个键都耦合到硅原子上，连接到主要氮原子的三个硅原子的每个的其余三个键都耦合到其它氮原子；以及根据测量的存在比例评估采用该氮氧化硅膜作为栅极绝缘膜的MISFET的特性。

公开(公告)号：CN100440536C

公开(公告)日：2008-12-03

申请号：CN200510108860.8

申请日：2005-10-09

Applicant: 富士通株式会社

Inventor： 岛宗洋介 ,  大田裕之 ,  畑田明良 ,  片上朗 ,  田村直义

IPC: H01L29/78 ,  H01L21/336

Abstract: 本发是公开一种半导体器件及其制造方法，其能够抑制短沟道效应，并且提高载流子迁移率。在该方法中，对应于源极区和漏极区在硅衬底中形成沟槽。当外延生长p型半导体混合晶体层以填充沟槽时，沟槽的表面被小平面划界，并且在第二侧壁绝缘膜的底面与硅衬底的表面之间形成半导体混合晶体层的延伸部，并且所述延伸部与源极延伸区和漏极延伸区接触。

公开(公告)号：CN101114673A

公开(公告)日：2008-01-30

申请号：CN200610164669.X

申请日：2006-12-15

Applicant: 富士通株式会社

Inventor： 岛宗洋介 ,  福田真大 ,  金永锡 ,  片上朗 ,  畑田明良 ,  田村直义 ,  大田裕之

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7848 ,  H01L29/165 ,  H01L29/665 ,  H01L29/6653 ,  H01L29/6659 ,  H01L29/66636 ,  H01L29/7833

Abstract: 本发明公开一种半导体器件及其制造方法。其中，通过外延生长方法在沟槽中形成P型第一SiGe混晶层以及形成P型第二SiGe混晶层。在所述第二SiGe混晶层上，形成P型第三SiGe混晶层。从该沟槽的底部至所述第一SiGe混晶层的最上表面的高度小于以硅衬底表面为基准的情况下的沟槽的深度。从该沟槽的底部至所述第二SiGe混晶层的最上表面的高度大于以硅衬底表面为基准的情况下的沟槽的深度。所述第一和第三SiGe混晶层中的Ge浓度低于所述第二SiGe混晶层中的Ge浓度。

公开(公告)号：CN1841737A

公开(公告)日：2006-10-04

申请号：CN200510084551.1

申请日：2005-07-26

Applicant: 富士通株式会社

Inventor： 田村直义

IPC: H01L27/04 ,  H01L21/822 ,  H01L21/762

CPC classification number: H01L21/823807 ,  H01L21/76224 ,  H01L21/823878 ,  H01L29/7846

Abstract: 本发明涉及一种半导体器件及其制造方法。NMOS晶体管的有源区和PMOS晶体管的有源区被STI元件隔离结构隔开。STI元件隔离结构由第一元件隔离结构以及在除了第一元件隔离结构之外的区域中形成的第二元件隔离结构组成，其中形成该第一元件隔离结构以使其包括两个有源区之间的间隔。

公开(公告)号：CN1797783A

公开(公告)日：2006-07-05

申请号：CN200510066856.X

申请日：2005-04-29

Applicant: 富士通株式会社

Inventor： 岛宗洋介 ,  片上朗 ,  畑田明良 ,  岛昌司 ,  田村直义

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7848 ,  H01L21/02381 ,  H01L21/02532 ,  H01L21/02579 ,  H01L21/0262 ,  H01L21/02639 ,  H01L21/28518 ,  H01L21/30608 ,  H01L29/045 ,  H01L29/0653 ,  H01L29/0847 ,  H01L29/165 ,  H01L29/45 ,  H01L29/4975 ,  H01L29/518 ,  H01L29/665 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/78 ,  H01L29/7833 ,  Y10S257/90

Abstract: 一种半导体器件，包括：栅电极，其经由栅极绝缘膜在相应于沟道区域的硅衬底上形成；p型扩散区域的源极和漏极区域，形成在栅电极的侧壁绝缘膜的各自外侧处的硅衬底中；以及一对SiGe混合晶体区域，形成在侧壁绝缘膜各自外侧处的硅衬底中，与所述硅衬底具有外延关系；SiGe混合晶体区域由彼此面对的各个侧壁表面限定；其中，在每一个SiGe混合晶体区域中，侧壁表面由多个小平面限定，所述多个小平面相对于硅衬底的主要表面以互相不同角度而分别形成。

公开(公告)号：CN1495912A

公开(公告)日：2004-05-12

申请号：CN03158503.5

申请日：2003-09-17

Applicant: 富士通株式会社

Inventor： 堀充明 ,  田村直义 ,  滋野真弓

IPC: H01L29/78 ,  H01L21/336 ,  H01L21/66

CPC classification number: H01L29/518 ,  H01L21/28202 ,  H01L21/3144 ,  H01L21/823462 ,  H01L29/513 ,  H01L29/517

Abstract: 由氮氧化硅膜构成的栅极绝缘膜淀积在半导体衬底上。栅极淀积在栅极绝缘膜上。源区和漏区淀积在栅极两侧。栅极绝缘膜中存在的主要氮原子与氮原子总数的比例为20％或20％以下，其中每个主要氮原子的三个键都耦合到硅原子，并且连接到主要氮原子的三个硅原子的每个的其余三个键都耦合到其它氮原子。

公开(公告)号：CN100401493C

公开(公告)日：2008-07-09

申请号：CN200610009428.8

申请日：2003-09-17

Applicant: 富士通株式会社

Inventor： 堀充明 ,  田村直义 ,  滋野真弓

IPC: H01L21/66 ,  H01L21/336

Abstract: 本发明提出一种半导体器件及其评估方法和处理条件评估方法。本发明的半导体器件的特性的评估方法包括以下步骤：在半导体衬底的表面上形成氮氧化硅膜；测量氮氧化硅膜中的主要氮原子与氮原子总数的存在比例，其中每个主要氮原子的三个键都耦合到硅原子上，连接到主要氮原子的三个硅原子的每个的其余三个键都耦合到其它氮原子；以及根据测量的存在比例评估采用该氮氧化硅膜作为栅极绝缘膜的MISFET的特性。

公开(公告)号：CN101162734A

公开(公告)日：2008-04-16

申请号：CN200710008175.7

申请日：2007-01-26

Applicant: 富士通株式会社

Inventor： 田村直义

IPC: H01L29/78 ,  H01L27/092 ,  H01L21/336 ,  H01L21/8238

Abstract: 一种能够利用低成本的结构改进MOSFET运行速度的半导体器件以及该半导体器件的制造方法。该方法包括形成覆盖MOSFET的源极、漏极、侧壁绝缘层和栅极的应力膜的步骤，以及在所述应力膜中形成从所述应力膜的表面朝向所述侧壁绝缘层延伸的缝隙的步骤。这样，通过所述缝隙抑制了源极和漏极上的应力膜中的局部应力分量可能会由于栅极上的应力膜中的局部应力分量而减小的情形。

公开(公告)号：CN1976033A

公开(公告)日：2007-06-06

申请号：CN200610074465.7

申请日：2006-04-21

Applicant: 富士通株式会社

Inventor： 大田裕之 ,  畑田明良 ,  岛宗洋介 ,  片上朗 ,  田村直义

IPC: H01L27/092 ,  H01L21/8238

CPC classification number: H01L29/7834 ,  H01L29/165 ,  H01L29/665 ,  H01L29/66545 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/7843 ,  H01L29/7848

Abstract: 一种半导体器件及其制造方法，其中形成有覆盖第一场效应晶体管和第二场效应晶体管的应力膜(4)，其具有多个开口，由这些开口部分地暴露该第一场效应晶体管和该第二场效应晶体管的各自起始区和终止区，该应力膜至少向从该第一场效应晶体管和该第二场效应晶体管的各自起始区附近延伸至终止区附近的区域施加应力，并将第一栅极(3A)沿基本垂直于第一绝缘层方向的高度设定为不同于第二栅极(3B)沿基本垂直于第二绝缘层方向的高度。

公开(公告)号：CN1885556A

公开(公告)日：2006-12-27

申请号：CN200510108860.8

申请日：2005-10-09

Applicant: 富士通株式会社

Inventor： 岛宗洋介 ,  大田裕之 ,  畑田明良 ,  片上朗 ,  田村直义

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/165 ,  H01L29/045 ,  H01L29/665 ,  H01L29/6653 ,  H01L29/66545 ,  H01L29/6656 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/7834 ,  H01L29/7848

Abstract: 本发明公开一种半导体器件及其制造方法，其能够抑制短沟道效应，并且提高载流子迁移率。在该方法中，对应于源极区和漏极区在硅衬底中形成沟槽。当外延生长p型半导体混合晶体层以填充沟槽时，沟槽的表面被小平面划界，并且在第二侧壁绝缘膜的底面与硅衬底的表面之间形成半导体混合晶体层的延伸部，并且所述延伸部与源极延伸区和漏极延伸区接触。