公开(公告)号：CN1797783A

公开(公告)日：2006-07-05

申请号：CN200510066856.X

申请日：2005-04-29

Applicant: 富士通株式会社

Inventor： 岛宗洋介 ,  片上朗 ,  畑田明良 ,  岛昌司 ,  田村直义

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7848 ,  H01L21/02381 ,  H01L21/02532 ,  H01L21/02579 ,  H01L21/0262 ,  H01L21/02639 ,  H01L21/28518 ,  H01L21/30608 ,  H01L29/045 ,  H01L29/0653 ,  H01L29/0847 ,  H01L29/165 ,  H01L29/45 ,  H01L29/4975 ,  H01L29/518 ,  H01L29/665 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/78 ,  H01L29/7833 ,  Y10S257/90

Abstract: 一种半导体器件，包括：栅电极，其经由栅极绝缘膜在相应于沟道区域的硅衬底上形成；p型扩散区域的源极和漏极区域，形成在栅电极的侧壁绝缘膜的各自外侧处的硅衬底中；以及一对SiGe混合晶体区域，形成在侧壁绝缘膜各自外侧处的硅衬底中，与所述硅衬底具有外延关系；SiGe混合晶体区域由彼此面对的各个侧壁表面限定；其中，在每一个SiGe混合晶体区域中，侧壁表面由多个小平面限定，所述多个小平面相对于硅衬底的主要表面以互相不同角度而分别形成。

公开(公告)号：CN100440536C

公开(公告)日：2008-12-03

申请号：CN200510108860.8

申请日：2005-10-09

Applicant: 富士通株式会社

Inventor： 岛宗洋介 ,  大田裕之 ,  畑田明良 ,  片上朗 ,  田村直义

IPC: H01L29/78 ,  H01L21/336

Abstract: 本发是公开一种半导体器件及其制造方法，其能够抑制短沟道效应，并且提高载流子迁移率。在该方法中，对应于源极区和漏极区在硅衬底中形成沟槽。当外延生长p型半导体混合晶体层以填充沟槽时，沟槽的表面被小平面划界，并且在第二侧壁绝缘膜的底面与硅衬底的表面之间形成半导体混合晶体层的延伸部，并且所述延伸部与源极延伸区和漏极延伸区接触。

公开(公告)号：CN101114673A

公开(公告)日：2008-01-30

申请号：CN200610164669.X

申请日：2006-12-15

Applicant: 富士通株式会社

Inventor： 岛宗洋介 ,  福田真大 ,  金永锡 ,  片上朗 ,  畑田明良 ,  田村直义 ,  大田裕之

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7848 ,  H01L29/165 ,  H01L29/665 ,  H01L29/6653 ,  H01L29/6659 ,  H01L29/66636 ,  H01L29/7833

Abstract: 本发明公开一种半导体器件及其制造方法。其中，通过外延生长方法在沟槽中形成P型第一SiGe混晶层以及形成P型第二SiGe混晶层。在所述第二SiGe混晶层上，形成P型第三SiGe混晶层。从该沟槽的底部至所述第一SiGe混晶层的最上表面的高度小于以硅衬底表面为基准的情况下的沟槽的深度。从该沟槽的底部至所述第二SiGe混晶层的最上表面的高度大于以硅衬底表面为基准的情况下的沟槽的深度。所述第一和第三SiGe混晶层中的Ge浓度低于所述第二SiGe混晶层中的Ge浓度。

公开(公告)号：CN100442464C

公开(公告)日：2008-12-10

申请号：CN200510107112.8

申请日：2005-09-28

Applicant: 富士通株式会社

Inventor： 川村和郎 ,  岛宗洋介

IPC: H01L21/336 ,  H01L21/3205

Abstract: 本发明的半导体器件制造方法包括如下步骤：在半导体衬底34上形成栅电极54p；在栅电极54p两侧的半导体衬底34中形成源极/漏极扩散层64p；在源极/漏极扩散层64p中埋入硅锗层100b；在硅锗层100b的上部形成非晶层101；在非晶层101上形成镍膜66；以及进行热处理以使镍膜66与非晶层101互相反应从而在硅锗层100b上形成硅化物膜102b。由于在与镍膜66反应的非晶层101中没有晶界，因此硅化均匀进行。由于非晶层101中没有晶面，从而可防止形成尖峰状的Ni(Si1-xGeN)2晶体。因此，即便当通过使用薄镍膜66硅化硅锗层100b时，也可以具有低薄层电阻，并且可以抑制结漏电流。

公开(公告)号：CN1976033A

公开(公告)日：2007-06-06

申请号：CN200610074465.7

申请日：2006-04-21

Applicant: 富士通株式会社

Inventor： 大田裕之 ,  畑田明良 ,  岛宗洋介 ,  片上朗 ,  田村直义

IPC: H01L27/092 ,  H01L21/8238

CPC classification number: H01L29/7834 ,  H01L29/165 ,  H01L29/665 ,  H01L29/66545 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/7843 ,  H01L29/7848

Abstract: 一种半导体器件及其制造方法，其中形成有覆盖第一场效应晶体管和第二场效应晶体管的应力膜(4)，其具有多个开口，由这些开口部分地暴露该第一场效应晶体管和该第二场效应晶体管的各自起始区和终止区，该应力膜至少向从该第一场效应晶体管和该第二场效应晶体管的各自起始区附近延伸至终止区附近的区域施加应力，并将第一栅极(3A)沿基本垂直于第一绝缘层方向的高度设定为不同于第二栅极(3B)沿基本垂直于第二绝缘层方向的高度。

公开(公告)号：CN1885556A

公开(公告)日：2006-12-27

申请号：CN200510108860.8

申请日：2005-10-09

Applicant: 富士通株式会社

Inventor： 岛宗洋介 ,  大田裕之 ,  畑田明良 ,  片上朗 ,  田村直义

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/165 ,  H01L29/045 ,  H01L29/665 ,  H01L29/6653 ,  H01L29/66545 ,  H01L29/6656 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/7834 ,  H01L29/7848

Abstract: 本发明公开一种半导体器件及其制造方法，其能够抑制短沟道效应，并且提高载流子迁移率。在该方法中，对应于源极区和漏极区在硅衬底中形成沟槽。当外延生长p型半导体混合晶体层以填充沟槽时，沟槽的表面被小平面划界，并且在第二侧壁绝缘膜的底面与硅衬底的表面之间形成半导体混合晶体层的延伸部，并且所述延伸部与源极延伸区和漏极延伸区接触。

公开(公告)号：CN1881548A

公开(公告)日：2006-12-20

申请号：CN200510107112.8

申请日：2005-09-28

Applicant: 富士通株式会社

Inventor： 川村和郎 ,  岛宗洋介

IPC: H01L21/336 ,  H01L21/3205

CPC classification number: H01L21/26513 ,  H01L21/26506 ,  H01L21/28518 ,  H01L21/28525 ,  H01L21/76829 ,  H01L29/165 ,  H01L29/41783 ,  H01L29/665 ,  H01L29/66537 ,  H01L29/66545 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/66636 ,  H01L29/7833 ,  H01L29/7848

Abstract: 本发明的半导体器件制造方法包括如下步骤：在半导体衬底34上形成栅电极54p；在栅电极54p两侧的半导体衬底34中形成源极/漏极扩散层64p；在源极/漏极扩散层64p中埋入硅锗层100b；在硅锗层100b的上部形成非晶层101；在非晶层101上形成镍膜66；以及进行热处理以使镍膜66与非晶层101互相反应从而在硅锗层100b上形成硅化物膜102b。由于在与镍膜66反应的非晶层101中没有晶界，因此硅化均匀进行。由于非晶层101中没有晶面，从而可防止形成尖峰状的Ni(Si1－xGex)2晶体。因此，即便当通过使用薄镍膜66硅化硅锗层100b时，也可以具有低薄层电阻，并且可以抑制结漏电流。

公开(公告)号：CN1822392A

公开(公告)日：2006-08-23

申请号：CN200510076386.5

申请日：2005-06-10

Applicant: 富士通株式会社

Inventor： 田村直义 ,  岛宗洋介 ,  畑田明良 ,  片上朗 ,  岛昌司

IPC: H01L29/78

Abstract: 一种半导体器件，包括：栅电极，经由栅极绝缘膜形成在与沟道区域对应的硅衬底上；p型源极和漏极区域，形成在栅电极上的侧壁绝缘膜各外侧的硅衬底中；一对SiGe混晶区域，形成在侧壁绝缘膜各外侧的硅衬底中且与硅衬底为外延关系，以便分别被源极区域和漏极区域围绕，每个所述SiGe混晶区域生长到栅极绝缘膜和硅衬底之间的栅极绝缘膜界面的水平面之上的水平面，其中在SiGe混晶区域的各上表面上设置压应力膜。

公开(公告)号：CN1805144A

公开(公告)日：2006-07-19

申请号：CN200510077942.0

申请日：2005-06-15

Applicant: 富士通株式会社

Inventor： 畑田明良 ,  片上朗 ,  田村直义 ,  岛宗洋介 ,  岛昌司 ,  大田裕之

IPC: H01L27/092 ,  H01L29/78 ,  H01L21/8238 ,  H01L21/336

CPC classification number: H01L29/6656 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823835 ,  H01L21/823842 ,  H01L21/823864 ,  H01L29/6653 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/7848 ,  Y10S438/933

Abstract: 一种半导体集成电路器件包括：n沟道MOS晶体管，形成在硅衬底的第一器件区上；及p沟道MOS晶体管，形成在硅衬底的第二器件区上，其中n沟道MOS晶体管包括第一栅电极，该第一栅电极承载形成在其各个侧壁表面上的一对第一侧壁绝缘膜，p沟道MOS晶体管包括第二栅电极，该第二栅电极承载形成在其各个侧壁表面上的一对第二侧壁绝缘膜；第一和第二SiGe混合晶体区，外延形成在第二器件区中，以使其填充形成在第二侧壁绝缘膜各个外侧处的第一和第二沟槽，从而被包含在p沟道MOS晶体管的源极扩散区和漏极扩散区中，在第一器件区中n型源极扩散区和漏极扩散区之间的距离大于在第二器件区中p型源极扩散区和漏极扩散区之间的距离。